JPS5852745A - 最大値・最小値検索メモリ装置 - Google Patents
最大値・最小値検索メモリ装置Info
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- JPS5852745A JPS5852745A JP15154281A JP15154281A JPS5852745A JP S5852745 A JPS5852745 A JP S5852745A JP 15154281 A JP15154281 A JP 15154281A JP 15154281 A JP15154281 A JP 15154281A JP S5852745 A JPS5852745 A JP S5852745A
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- maximum value
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30021—Compare instructions, e.g. Greater-Than, Equal-To, MINMAX
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数ワードの記憶データの中から最大値を取出
す機能および最小値を取出す機能の２つの機能を有する
最大値・最小値検索メモリ装置に関する。
す機能および最小値を取出す機能の２つの機能を有する
最大値・最小値検索メモリ装置に関する。
従来、最大値もしくは最小値のいずれか一方を取出す機
能を持つメモリ装置は提案されているが、２つの機能を
備えたメモリ装置は提案されていない。
能を持つメモリ装置は提案されているが、２つの機能を
備えたメモリ装置は提案されていない。
第１図は従来の最大値検索メモリ装置を示す。
このようなメモリ装置は［Ａ Ｄｅｓｉｇｎ ｏｆ ａ
ｆａｓｔＣｅｌｌｕｌａｒ Ａｓ５ｏｃｉａｔｉｖｅ
Ｍｅｍｏｒｙ ｆｏｒ Ｑｒｄｅｒｅｄ Ｒｅｔｒｉ
ｅｖａｌ ｊ ・ （Ｃ，Ｖ、 ＲＡＭＡＭ
ＯＯＲＴＩ（Ｙ 他 ”、１．ＥＥＥ’ｌ’ｒａｎｓ
ａｃｔｉｏｎ ｏｎ Ｃｏｍｐｕｔｅｒ Ｃ−２７，９
，Ｐ ｓｏｏ。
ｆａｓｔＣｅｌｌｕｌａｒ Ａｓ５ｏｃｉａｔｉｖｅ
Ｍｅｍｏｒｙ ｆｏｒ Ｑｒｄｅｒｅｄ Ｒｅｔｒｉ
ｅｖａｌ ｊ ・ （Ｃ，Ｖ、 ＲＡＭＡＭ
ＯＯＲＴＩ（Ｙ 他 ”、１．ＥＥＥ’ｌ’ｒａｎｓ
ａｃｔｉｏｎ ｏｎ Ｃｏｍｐｕｔｅｒ Ｃ−２７，９
，Ｐ ｓｏｏ。
１９７Ｂ）に述べられている。
第１図において、１５〜３０は単位セルで、３１〜３４
はＮＯＲゲートであり；４ワード×４ビツトからなる。
はＮＯＲゲートであり；４ワード×４ビツトからなる。
単位セルはアレイ状に配置され、記憶データをＭ ｉＪ
（１：ビット番号、Ｊ：ワード番号、ｉ ＝ ｌ〜４
、’ｊ ＝ ｉ〜４、ｉ ＝ ｌが最上位ビットＭＳＢ
、１＝−４が最上位ビットしＳＢ）、各ビツト間の伝搬
信号をＬｌ」、中間信号をＥｉｊ 、 Ｒｉとする。各
単位セルは第２図に示すごとく記憶回路２と論理ゲート
ブロック３からなる。第２図から理解されるごとく、各
単位セルでは次式で示す論理をとっている。
（１：ビット番号、Ｊ：ワード番号、ｉ ＝ ｌ〜４
、’ｊ ＝ ｉ〜４、ｉ ＝ ｌが最上位ビットＭＳＢ
、１＝−４が最上位ビットしＳＢ）、各ビツト間の伝搬
信号をＬｌ」、中間信号をＥｉｊ 、 Ｒｉとする。各
単位セルは第２図に示すごとく記憶回路２と論理ゲート
ブロック３からなる。第２図から理解されるごとく、各
単位セルでは次式で示す論理をとっている。
Ｌｉ ｊ ＝ ｂｉ−１，ｊ （几ｉ＋ＭＩＪ
） （１）Ｅｉｊ ”” Ｌｉ−１，
Ｊ ” ｉｊ （２）である。第１
図の動作を説明すると、各ワードの記憶データの最上位
ピットＭｓＢから順次他のワードの記憶データとの比較
を行なっていく。そして、そのワードの記憶データが最
大の可能性があるか否かの信号Ｌｉｊを同一ワードを構
成する単位セル間でＭＳＢからＬＳＢへと伝搬させてい
き、Ｌ Ｓ Ｂから出力されるＬ４ｊでそのワードが最
大で屍るか否かを判定する。第３図はＭＩＪに具体的数
値を与え、そのしｉＪを示している。すなわち、最下位
ビットＬＳＢからの伝搬信号Ｌ４ｊが′１”のとき、そ
のワードの記憶データが最大である。第３図で■が最大
値であることを示している。
） （１）Ｅｉｊ ”” Ｌｉ−１，
Ｊ ” ｉｊ （２）である。第１
図の動作を説明すると、各ワードの記憶データの最上位
ピットＭｓＢから順次他のワードの記憶データとの比較
を行なっていく。そして、そのワードの記憶データが最
大の可能性があるか否かの信号Ｌｉｊを同一ワードを構
成する単位セル間でＭＳＢからＬＳＢへと伝搬させてい
き、Ｌ Ｓ Ｂから出力されるＬ４ｊでそのワードが最
大で屍るか否かを判定する。第３図はＭＩＪに具体的数
値を与え、そのしｉＪを示している。すなわち、最下位
ビットＬＳＢからの伝搬信号Ｌ４ｊが′１”のとき、そ
のワードの記憶データが最大である。第３図で■が最大
値であることを示している。
一方、最小値検索メモリ装置の場合も、最大値検索メモ
リ装置の場合と同様に各ワードの記憶データのＭＳＢか
らＬＳＢへと順次、そのワードの記憶データが最小の可
能性があるか否かの信号を伝搬させて行く。前述の文献
に示された論理は、記憶データをＭｉｊ、各１ット間の
伝搬信号をＫｉｊ、中間信号をＡｉｊ、Ｐｉとすると次
式で示される。
リ装置の場合と同様に各ワードの記憶データのＭＳＢか
らＬＳＢへと順次、そのワードの記憶データが最小の可
能性があるか否かの信号を伝搬させて行く。前述の文献
に示された論理は、記憶データをＭｉｊ、各１ット間の
伝搬信号をＫｉｊ、中間信号をＡｉｊ、Ｐｉとすると次
式で示される。
Ｋｉ ｊ ＝ Ｋｉ −１，ｊ （Ｍｉ ｊ■Ｐｉ）
（４）Ｐ １ −ＵＪ 、ＩＫｌ −１，
ｊ−Ｍｌ ｊ（５）ＵＡｉｊ＝Ａ−ｉ１＋Ａ１２−＋−
−・＋ＡｉｍＪ冒１ 第４図は第３図と同様にＭｉｊに具体的数値を与えた図
で、■が最少値のワードであることを示している。
（４）Ｐ １ −ＵＪ 、ＩＫｌ −１，
ｊ−Ｍｌ ｊ（５）ＵＡｉｊ＝Ａ−ｉ１＋Ａ１２−＋−
−・＋ＡｉｍＪ冒１ 第４図は第３図と同様にＭｉｊに具体的数値を与えた図
で、■が最少値のワードであることを示している。
以上説明したように、従来、最大値検索メモリ装置ある
いは最小値検索メモリ装置は提案されていたが、最大値
検索と最小値検索δ両機能を併せ持つメモリ装置は実現
されていない。両機能を併せ持つメモリ装置を、式（１
）〜（５）で示される全ての論理をもつ単位セルのアレ
イで実現できることは容易に類推可能であるが、この場
合、必要なハードウェア量が膨大なものとなる。
いは最小値検索メモリ装置は提案されていたが、最大値
検索と最小値検索δ両機能を併せ持つメモリ装置は実現
されていない。両機能を併せ持つメモリ装置を、式（１
）〜（５）で示される全ての論理をもつ単位セルのアレ
イで実現できることは容易に類推可能であるが、この場
合、必要なハードウェア量が膨大なものとなる。
本発明の目的は少ないハードウェア量で最大値検索と最
小値検索の両機能を併せ持つメモリ装置を提供すること
にある。
小値検索の両機能を併せ持つメモリ装置を提供すること
にある。
本発明は、各単位セルに、記憶回路に記憶している記憶
データをそのすま論理ゲートブロックに供給するか記憶
データの否定を論理ゲートブロックに供給するかを切換
えるセレクタを設け、このセレクタを切換えることによ
って最大値検索メモリと最小値検索メモリのいずれとし
ても用いることができるようにしたことを特徴とするも
のである。
データをそのすま論理ゲートブロックに供給するか記憶
データの否定を論理ゲートブロックに供給するかを切換
えるセレクタを設け、このセレクタを切換えることによ
って最大値検索メモリと最小値検索メモリのいずれとし
ても用いることができるようにしたことを特徴とするも
のである。
第５図は本発明の一実施例を示す。１５〜３０は単位セ
ルであり、３１〜３４は第１図と同様なＮｏ几ゲートで
ある。第６図は単位セルの１つを示す。
ルであり、３１〜３４は第１図と同様なＮｏ几ゲートで
ある。第６図は単位セルの１つを示す。
第６図において、１は第２図に対応する単位セル部分で
あり、２は情報Ｍｉｊを記憶する記憶回路、３は論理ゲ
ートブロックである。論理ゲートブロック３内の４は上
位単位セルからの伝搬情報１、ｉ−１゜の入力端ｆ、５
は中間情報几ｉの入力端子、６は下位の単位セルへの伝
搬情報ＬｉＪの出力端子、７は中間情報ＥｉＪの出力端
子である。８は記憶回路２の記憶データを論理ゲートブ
ロック３にそのまま供給するかあるいは否定を供給する
かを切換えるセレクタであり、否定ゲート９、ＡＮＤゲ
ー）１０゜１１、ＯｆＬケート１２、制御信４’８ｉ
、 Ｓｉ カ与エラレる入力端子１３．１４を含む。セ
レクタ８は、入力端子１３の制御信号Ｓｉ ＝１ 、入
力端子１４の制御信号５ｉ＝＝Ｑのとき、記１意回路２
の記憶データをそのまま論理ゲートブロック３に供ｉｔ
、、５ｉ＝ｏ、５ｉ＝１のとき、記憶回路２の記憶デー
タの否定信号を論理ゲートブロック３に供給するもので
ある。
あり、２は情報Ｍｉｊを記憶する記憶回路、３は論理ゲ
ートブロックである。論理ゲートブロック３内の４は上
位単位セルからの伝搬情報１、ｉ−１゜の入力端ｆ、５
は中間情報几ｉの入力端子、６は下位の単位セルへの伝
搬情報ＬｉＪの出力端子、７は中間情報ＥｉＪの出力端
子である。８は記憶回路２の記憶データを論理ゲートブ
ロック３にそのまま供給するかあるいは否定を供給する
かを切換えるセレクタであり、否定ゲート９、ＡＮＤゲ
ー）１０゜１１、ＯｆＬケート１２、制御信４’８ｉ
、 Ｓｉ カ与エラレる入力端子１３．１４を含む。セ
レクタ８は、入力端子１３の制御信号Ｓｉ ＝１ 、入
力端子１４の制御信号５ｉ＝＝Ｑのとき、記１意回路２
の記憶データをそのまま論理ゲートブロック３に供ｉｔ
、、５ｉ＝ｏ、５ｉ＝１のとき、記憶回路２の記憶デー
タの否定信号を論理ゲートブロック３に供給するもので
ある。
第６図の単位セルの端子４ 、５ 、６．７’、 １３
．’Ｍ、が第５図の学位セル１５〜３０の端子４，５，
６，７゜１３．１４（特に単位セル２］に示す）に対応
する。４３〜５０ハソレソレ制御信号Ｓ１ ＋ ｒｌ、
ｓ２．恥、ｓ３゜なお、セレクタ８の回路構成法として
は種々のものが適用可能であり、ハードウェア量も極め
て少なくてすむ構成法が存在する。特に記憶回路として
スタティック形メモリセルを用いた場合、記憶データの
真値と否定値はメモリセル自体から容易にとり出すこと
ができるため、セレクタの回路構成は極めて簡単になる
。ＭＯ８回路の場合は、２個のトランジスタが必要とな
るのみである。
．’Ｍ、が第５図の学位セル１５〜３０の端子４，５，
６，７゜１３．１４（特に単位セル２］に示す）に対応
する。４３〜５０ハソレソレ制御信号Ｓ１ ＋ ｒｌ、
ｓ２．恥、ｓ３゜なお、セレクタ８の回路構成法として
は種々のものが適用可能であり、ハードウェア量も極め
て少なくてすむ構成法が存在する。特に記憶回路として
スタティック形メモリセルを用いた場合、記憶データの
真値と否定値はメモリセル自体から容易にとり出すこと
ができるため、セレクタの回路構成は極めて簡単になる
。ＭＯ８回路の場合は、２個のトランジスタが必要とな
るのみである。
以下、第５図および第６図による最大値検索動作、最小
値検索、動作を説明する。
値検索、動作を説明する。
最大値検索動作
このときは制御信号Ｓ１．Ｓ２．Ｓ３，５４（−・ビを
与え、ｓｌ、 ８２１８３１８４に“０″を与える。こ
れによって、各単位セルでは、記憶データＭｉｊが該単
位セルの論理ゲートブロックに供給される。
与え、ｓｌ、 ８２１８３１８４に“０″を与える。こ
れによって、各単位セルでは、記憶データＭｉｊが該単
位セルの論理ゲートブロックに供給される。
これは、従来技術の項で述べた場合と一致し、最大値検
索が行なえることがわかる。
索が行なえることがわかる。
最小値検索動作
このときは制御信号Ｓ１ ＋ Ｓ２ ＋ Ｓ３ ＋ Ｓ
４に・０−れによって、各単位セルでは、記憶データＭ
Ｉ」の否定ＭＩＪが該単位セルの論理ゲートブロックに
供給される。このと′き実現される論理は、従来技術の
項の説明より、次式で表わされることがわかる。
４に・０−れによって、各単位セルでは、記憶データＭ
Ｉ」の否定ＭＩＪが該単位セルの論理ゲートブロックに
供給される。このと′き実現される論理は、従来技術の
項の説明より、次式で表わされることがわかる。
Ｌｉ ｊ ＝ Ｌｉ −１，ｊ・（Ｒｉ ＋ Ｍｉｌ）
’ （１）’Ｅｉｊ ＝Ｌｉ−１．ｊ１Ｍ
ｉｊ ’（２）’Ｒｉ 、 ＝ ｔＪ、
Ｅｉ、 、（３）Ｊ＝１ ここでＬＯｊ＝１ この論理は最小値検索の論理にほかならない。すなわち
、Ｅ Ｉ Ｊは、Ｌｉ −１，Ｊが１”でＭｉｊが”０
”のときのみ１”となり、Ｌｉ −ｔ、 ｊが０”のと
きＥｉｊは常に０″である。Ｒｉは、すべてのＥｉＪが
Ｏ”のときのみ讐”となる。これは、Ｌ、Ｌｌ、ｊが１
”であるすべてのワードにおいて、Ｍｉｌが６１″′で
あるとき、１’（ｉが′１”となることを意味する。Ｌ
ｉｊは、Ｌｉ−１，Ｊが６１でかつ、ＭｉＪが１０”か
あるいはＲｉが６１”のときのみ１”となる。− このように、本メモリ装置を用いて、最小値検索が可能
であることは、次のように説明すること゛もできる。あ
るデータの集合（８１と［８１の各要素の１の補数を要
素とするデータの集合（８１を考える。（８１内のデー
タＤｋは、［８）内のデータＤｋに対応するとする。Ｄ
ｋが［８１内で最大値であれば、Ｄｋは［Ｓ）で最小値
となり、また、この逆も真であることは明白である。本
実施例においては、データＤｋを用いるか、Ｄｋを用い
るかを選択することにより、最大値検索と最小値検索を
行なっている。
’ （１）’Ｅｉｊ ＝Ｌｉ−１．ｊ１Ｍ
ｉｊ ’（２）’Ｒｉ 、 ＝ ｔＪ、
Ｅｉ、 、（３）Ｊ＝１ ここでＬＯｊ＝１ この論理は最小値検索の論理にほかならない。すなわち
、Ｅ Ｉ Ｊは、Ｌｉ −１，Ｊが１”でＭｉｊが”０
”のときのみ１”となり、Ｌｉ −ｔ、 ｊが０”のと
きＥｉｊは常に０″である。Ｒｉは、すべてのＥｉＪが
Ｏ”のときのみ讐”となる。これは、Ｌ、Ｌｌ、ｊが１
”であるすべてのワードにおいて、Ｍｉｌが６１″′で
あるとき、１’（ｉが′１”となることを意味する。Ｌ
ｉｊは、Ｌｉ−１，Ｊが６１でかつ、ＭｉＪが１０”か
あるいはＲｉが６１”のときのみ１”となる。− このように、本メモリ装置を用いて、最小値検索が可能
であることは、次のように説明すること゛もできる。あ
るデータの集合（８１と［８１の各要素の１の補数を要
素とするデータの集合（８１を考える。（８１内のデー
タＤｋは、［８）内のデータＤｋに対応するとする。Ｄ
ｋが［８１内で最大値であれば、Ｄｋは［Ｓ）で最小値
となり、また、この逆も真であることは明白である。本
実施例においては、データＤｋを用いるか、Ｄｋを用い
るかを選択することにより、最大値検索と最小値検索を
行なっている。
なお、上記説明では制御信ｆ＋（Ｓｔ、Ｓ＋）〜（Ｓ４
．Ｓ４）を各ビット毎に制御する構成例を示したが、こ
の制御方法としては種々のものが考えられる。もつとも
簡単な例としてはＳ１＋ ”２ ＋８３ ＋８４を１つ
の制御信号とし、Ｓｌ、Ｓ２．Ｓ３．Ｓ４を他の１つの
制御信号とすればよい。また、他の例としては、あるフ
゛イールド毎にまとめて制御することにより、あるフィ
ールドでは最大値検索を行ない、他のフィールドでは最
小値検索を行ない、そのＡＮＤをとるようなことも可能
である。
．Ｓ４）を各ビット毎に制御する構成例を示したが、こ
の制御方法としては種々のものが考えられる。もつとも
簡単な例としてはＳ１＋ ”２ ＋８３ ＋８４を１つ
の制御信号とし、Ｓｌ、Ｓ２．Ｓ３．Ｓ４を他の１つの
制御信号とすればよい。また、他の例としては、あるフ
゛イールド毎にまとめて制御することにより、あるフィ
ールドでは最大値検索を行ない、他のフィールドでは最
小値検索を行ない、そのＡＮＤをとるようなことも可能
である。
第５図、第６図では、最大値検索が可能な最大値検索メ
モリ装置の単位セルにセレクタを付与した例を説明した
。これより、最小値検索メモリ装置の単位セルにセレク
タを配し、記［データＭ１を用いるか、その否定氾を用
いるかを切換えることにより、最小値検索と＼もに最大
値検索をも可能となることは、容易に理解できる。
モリ装置の単位セルにセレクタを付与した例を説明した
。これより、最小値検索メモリ装置の単位セルにセレク
タを配し、記［データＭ１を用いるか、その否定氾を用
いるかを切換えることにより、最小値検索と＼もに最大
値検索をも可能となることは、容易に理解できる。
以上説明したように、単位セル内にセレクタを設けるこ
とにより、少ない・・−ド量で最大値検索と最小値検索
の両機能を併せ持つメモリ装置、が実現できる。このた
め、装置の大容量化が可能となり、また低価格化が図れ
る。さらに、適昌に制御することにより、最大値検索と
最小値検索を交互に行なったり、また同一ワードの異な
る複数のフィールドにおいて最大値検索と最小値検索を
同時に行なったりすることが可能となり、応用範囲が極
めて広くなる。
とにより、少ない・・−ド量で最大値検索と最小値検索
の両機能を併せ持つメモリ装置、が実現できる。このた
め、装置の大容量化が可能となり、また低価格化が図れ
る。さらに、適昌に制御することにより、最大値検索と
最小値検索を交互に行なったり、また同一ワードの異な
る複数のフィールドにおいて最大値検索と最小値検索を
同時に行なったりすることが可能となり、応用範囲が極
めて広くなる。
第１図は従来の最大値検索メモリ装置を示す図、第２図
は第１図の単位セルを詳細に示す図、第３図は従来の最
大値検索の具体例を示す図、第４図は従来の最小値検索
の具体例を示す図、第５図は本発明の一実施例を示す図
、第６図は第５図の単位セルの一例を示す図である。 ２・・・記憶回路、 ３・・・論理ゲートブロック、８
・・・セレクタ、１５〜３０・・・単位セル。 ・＼ 代理人 弁理士 鈴 木 誠・□ｇ′島’１．”＼
′（°、、 第１図
は第１図の単位セルを詳細に示す図、第３図は従来の最
大値検索の具体例を示す図、第４図は従来の最小値検索
の具体例を示す図、第５図は本発明の一実施例を示す図
、第６図は第５図の単位セルの一例を示す図である。 ２・・・記憶回路、 ３・・・論理ゲートブロック、８
・・・セレクタ、１５〜３０・・・単位セル。 ・＼ 代理人 弁理士 鈴 木 誠・□ｇ′島’１．”＼
′（°、、 第１図
Claims (1)
- １、 複数ワードのデータを記憶し、各ワード対応に記
憶データ中の最大値（もしくは最小値）であるか否かを
示す信号を生成する最大値（最小値）検索が可能な最大
値（最小値）検索メモリを、データの１ビツトを配置す
る記憶回路と論理ゲートブロックとからなる単位セルを
アレイ状に配置して構成したメモリ装置において、各単
位セル毎に、その記憶回路に記憶している記憶データを
そのまま論理ゲートブロックに供給するか記憶データの
否定を論理ゲートブロックに供給するかを切換えるセレ
クタを設け、該セレクタを切換えること（−よって最大
値検索メモリと最小値検索メモリのいずれとしても用い
ることができるようにしたことを特徴とする最大値・最
小値検索メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154281A JPS5852745A (ja) | 1981-09-25 | 1981-09-25 | 最大値・最小値検索メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154281A JPS5852745A (ja) | 1981-09-25 | 1981-09-25 | 最大値・最小値検索メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5852745A true JPS5852745A (ja) | 1983-03-29 |
Family
ID=15520782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15154281A Pending JPS5852745A (ja) | 1981-09-25 | 1981-09-25 | 最大値・最小値検索メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852745A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196362A (ja) * | 1989-01-25 | 1990-08-02 | Toshiba Corp | 優先順位判定装置 |
| FR2809504A1 (fr) * | 2000-05-29 | 2001-11-30 | Cit Alcatel | Dispositif de selection par valeur numerique d'au moins un element parmi des elements candidats a la selection |
| JP2017500682A (ja) * | 2013-10-31 | 2017-01-05 | マイクロン テクノロジー， インク． | メモリセルアレイに記憶された極値の識別装置及び方法 |
-
1981
- 1981-09-25 JP JP15154281A patent/JPS5852745A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196362A (ja) * | 1989-01-25 | 1990-08-02 | Toshiba Corp | 優先順位判定装置 |
| FR2809504A1 (fr) * | 2000-05-29 | 2001-11-30 | Cit Alcatel | Dispositif de selection par valeur numerique d'au moins un element parmi des elements candidats a la selection |
| EP1161034A1 (fr) * | 2000-05-29 | 2001-12-05 | Alcatel | Dispositif de sélection par valeur numérique d'au moins un élément parmi des éléments candidats à la sélection |
| JP2017500682A (ja) * | 2013-10-31 | 2017-01-05 | マイクロン テクノロジー， インク． | メモリセルアレイに記憶された極値の識別装置及び方法 |
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