JPH0391831A - ソーティング装置およびメモリセル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、電子計算機においてデータのソーティングを
高速に行なうためのソーティング装置およびそれに用い
るメモリセル回路に関するものである。

〔従来の技術〕

第１０図には計″Ｘ機上でＮ個（Ｎは自然数）のデータ
を昇順にソーティングするための典型的な手法のアルゴ
リズムが示されている。始めにステノプＳ１で、一次元
配列ａ　［Ｎ］　，　　ｂ　［Ｎ］を用意し、ソーティ
ングすべきＮ個のデータを配列ａ．［Ｎ］に格納する。

次にステノプＳ２で、データａ　［１］をデータｂ　［
１］に１多し、パラメータｉを２にセノトする。以後、
ｉ＞Ｎとなるまで次の動作を繰り返す（ステップ３３）
。

ｆｉｌ　　ａ　　［ｉ］　＜ｂ　［ｊコ　（１≦ｊ〈１
）なるｂ　［ｊ］が見つかるまでｊを１だけ加算しなが
らａ　　［ｉｌとｂ　［ｊｌの比較演算を行なう（ステ
ノブＳ４）。

Ｈ２）　　見つからなかった場合は、ｂ　［ｉ］にａ　
［１］を代入する（ステップＳ５，Ｓ６）。

（３）見つかった場合は、ｂ［ｊ］からｂ　［ｉ−１］
までのデータを順にひとつずつ後へシフト（添字が１だ
け大きな配列要素にそれぞれ代入する。）し、ｂ［ｊ］
にａ　［ｉｌを代入する（ステノプＳ７．Ｓ８）． （４》ｉに１を加える（ステノブＳ９）。

すべてのデータａ　［ｈｌ　　（１≦ｈ≦Ｎ）について
処理が終了した時、配列ｂ　［Ｎ］には昇順にソーティ
ングされたデータが記憶されていることになる。

〔発明が解決しようとする課題〕

しかしながら、上記のような手法によるソーティングで
はデータａ　　［ｉ］と部分列ｂＮ］〜ｂ　［ｉ−１１
を構戒する各データとの比較および、部分列を構成する
データのシフトが両者共に逐次的であるために、データ
を部分列に挿入する場合の挿入位置の検索，およびデー
タを記憶する領域の確保に非常に時間がかかる。

本発明の目的は、高速にソーティングを行うことのでき
るソーティング装置およびそれに用いるメモリセル回路
を提（Ｊｌｉずることである。

〔課題を解決するための手段〕

請求項（１）のソーティング装置は、入力データ線から
の入力データが共通に入力され、それぞれ少なくともＩ
ワードのデータを記憶することができるＬ個の記憶回路
であって、一の記憶回路の記憶ｙ一夕を他の一の記憶１
１ｉ１ｉ１路に与えることができるように直列に接続さ
れたＬ個の記憶回路と、このＬ個の記憶回路にそれぞれ
接続され、前記入力データが与えられて、この入力デー
タと自己に接続された記憶回路に記憶したデータとの比
較演算を行うＬ個の比較回路とを備え、 前記Ｌ個の記憶回路はそれぞれ、前段の記Ｆ回路に接続
された前記比較回路の比較演算結果と自己に接続された
比較回路の比較演算結果とに基づいて、前記入力データ
．前段の記憶回路の記憶データ．および自己の記憶デー
タのなかから一のデータを選択して記憶することを特徴
とする。

請求項（２）のメモリセル＠路は、相補的な電位を有す
る第１および第２の節点を有する第１の双安足回路と、
前記第１および第２の節点と第１および第２のビット線
との間の各電気的接続を制御する第１および第２のスイ
ッチ素子と、この第１および第２のスイッチ素子を制？
？＋１するワード線とを有するメモリ要素と、 前記第１の節点と電源との間に接続され、第１の外部入
力信号により制御される第３のスイッチ素子と第１の動
作制御線からの信号により制ｉｌｌされる第４のスイッ
チ素子とを直列接続した第１の回路要素と、 前記第２の節点と電源との間に接続され、前記第１の外
部入力信号に対して相補的な関係を有する第２の外部人
カイ二号により制御される第５のスイッチ素子と前記第
１の動作制御線からの信号により制御される第６のスイ
ッチ素子とを直列接続した第２の回路要素と、 相補的な電位を有する第３および第４の節点を有する第
２の双安定回路と、 前記第３の節点と電源との間に接続され、前記第１の節
点の電位により制御される第７のスイ，チ素子と第２の
動作制御線からの信号により制御される第８のスイッチ
素子とを直列接続した第３の回路要素と、 前記第４の節点と雷源との間に接続され、前記第２の節
点の霊位により制御される第９のスイッチ素子と前記第
２の動作制御線からの信号により制御される第１０のス
イッチ素子とを直列接続した第４の回路要素と、 センス出力線とＴＬｔＡとの間に接続され、前記第１の
節点の電位により制御される第１１のスイノヂ素子と前
記第２のビット線の電位により制御される第１２のスイ
ッチ素子とを直列接続した第５の回路要素と、 センス入力部と前記センス出力部との間に接続され、前
記第１の節点の電位により制御される第１３のスイッチ
素子と前記第２のビット線の雷位：こより制御される第
１４のスイッチ素子とを並列接続した第６の回路要素と
を備えたものである。

請求項（３）のソーティング装置は、前記メモリセル回
諮を複散涸行列配列し、 行方向に並んだ複数のメモリセル回路に前記ワード線お
よび第１および第２の動作制御線を共通に接続し、行方
向に隣接するメモリセル回路のセンス入力部とセンス出
力部とを相互に接続し、列方向に並んだ複数のメモリセ
ル回路に前記第１および第２のビット線を共通接続し、
列方向に隣接するメモリセル回路の前記第１および第２
の外部入力線に前記第３および第４の節点の電位をそれ
ぞれ与え、 前記行方向に並んだ複数のメモリセル回路により構成し
た各メモリセル回路群の最上位ビット例のメモリセル回
路のセンス出力部に現れる電位に基づいて前記第１およ
び第２の動作制御線に導出する信号を制御する制御手段
を備えたものである。

〔作用〕

請求項（１）のソーティング装置によれば、データ入力
線からｌ＋ｌｆｉ次入力される入力データは、Ｌ個の記
憶回路のそれぞれに対応して設けた比１咬回路において
、すでに入力されて記憶されている庚数のデータと並列
に比較される。したがって、すでに記憶されているデー
タ列中のどの位置に入力データを挿入すべきかは即座に
判断され、したがって挿入位置の検索が高速に行えるよ
うになる。

また、記憶回路はそれぞれ、自己に接続された比較回路
および前段の記憶回路に接続した比較回路の各比較演算
結果に基づいて、自己が記憶すべきデータとして、入力
データ，前段の記憶回路からのデータ．および自己が現
に記憶しているデータのなかから１つをｉ！訳して記憶
する。すなわちたとえば、入力データよりも小さいデー
タを記憶している記憶回路は自己の記憶データを保持し
、前段の記憶回・路の記憶データが入力データよりも小
さく、かつ自己の記憶データが入力データよりも大きい
記憶回路は入力データを記憶し、さらに前段の記憶回路
の記憶データおよび自己の記憶回路の記憶データがいず
れも入力データよりも大きい記憶回路は前段の記憶回路
の記ｔ２データを記憶する。

このような、記憶動作がＬ個の記憶回路において一斉に
行われることにより、すでに記憶したデ夕列中への所定
の位置への入力データの神入およびデータのシフトが高
速に行われるようになり、したがってデータのソーティ
ングが極めて高速に行われるようになる。

請求項｛２｝のメモリセル回路は、データ保持機能とと
もに、記憶データと第１および第２のビ・７ト線から入
力される入力データとを比較する比軽機能を備え、さら
に第１および第２の外部入力線からのデータと第１およ
び第２のビット線からのデータとを選択して記憶するこ
とができ、また保持データを任意に出力させることがで
きるようにしたものである。

すなわら、データの保持は第１の双安定回路において行
われ、この第１の双安定回路には第１および第２のスイ
ッチ素子を介してビノＨａからのデータの入力（すなわ
ち入力データの記憶）が可能である。また第１．第２の
節点と玉源との間をそれぞれ接続する第１，第２の回髭
要素をそれぞれ構戒する各スイッチ素子を、外部入力信
号および第１の動作制ｆ［Ｉｌ線により制御することに
よって、前記第１の双安定回路における第１および第２
の節点の電位を反転させて、その記憶内容を変化させる
ことができる。

第２の双安定回路の第３，第４の節点と孟源との間にそ
れぞれ接続した第３，第４の回路要素の各スイッチ素子
は前記第１の双安定回路の前記第１および第２の節点電
位または第２の動作制′４ｎ線からの信号により制御さ
れ、これにより前記第１の双安足回路の保持データの反
転データを第２の双安定回路に保持させることができる
。したがって、この第２の双安定回路の第３および第４
の節点の電位を他の同様なメモリセル回路における前記
第１および第２の外部入力信号とすれば、この他のメモ
リセル回路の第１の双安定回路に、当該メモリセル回路
の第１の双安定回路に記憶したデータを転送させること
ができる。

ビット線からの入力データと、第１の双安定回路に記憶
したデータとの比較演算は、センス出力部と電源との間
に接続した第５の回路要素と、センス入力部とセンス出
力部との間に接続した第６の回路要素とによって実現さ
れる。すなわち、第１の双安定回銘の第１の節点の電位
により制ｊ′ＪＩｌされる第１１のスイッチ素子と入力
データの相補的な信号を導出する第２のビノ１・線から
の信℃うこより制Ｄ’ｌされる第１２のスイッチ素子と
の直列回Ｓ３により上記第５の回路要素を構成している
ので、保持データと入力データとの大小関係に対応して
センス出力部と電源との間を接続／速断して、センス出
力部に上記大小関係に対応した電位を導出させることが
できる。

この場合、前記第１の節点電位により制御される第１３
のスイッチ素子と前記第２のビント線からの信号により
制御される第１４のスイッチ素子とを並列接続して構威
した第６の回路要素は、入力データとメモリセル回路に
記ｔ＝シたデータとが等しい場合に、センス出力部にセ
ンス入力部の憲位を与える働きを有している。

このような横或によって、ワード線および第１の動作制
御線に導出する信号の制御により、第１の双安定回路に
、ビット線を介する入力データ外部入力信号を介するデ
ータ，および自己の記憶データを選択的に記憶させるこ
とができる。また、センス出力部の信号を監視すること
により、入力データと保持データとの比較結果を知るこ
とができる。

請求項（３）のソーティング装置は、前述のようなメモ
リセル回路を行列配列して、センス出力部の信号を監視
し、この信号に基づいて上記ワード線ならびに第１およ
び第２の動作制御線に導出する信号の制御を制御手段で
行わせるようにしたもので、このような横戊では入力デ
ータと記憶データとの比較結果（センス出力部からの信
号に対応する。）に対応して、行方向に配列した複数の
メモリセル回路で構成した各メモリセル回路群に記憶さ
せるべきデータが選択されるので、上述の請求項（１）
のソーティング袋置と同様の働きを行わせることができ
る。

〔実施例〕

第１図は、本発明の第１実施例のソーティング装置の基
本的な構戒を示すブロソク図である。入力ｙ一夕線１ｆ
！Ｌ佃の比較回路２　（１〉〜２　（Ｌ〉およびＬ個の
記憶回路Ｍ（１）〜Ｍ　（Ｌ）に接続され、そのすべて
に同時に同一の入力データを与える。比較回路２（ｒ）
（１≦ｒ≦Ｌ）は自己に接続されている記憶回路Ｍ　（
ｒ）に記憶されているデータと入力データとを比軽し、
比較演算結果を自己に接続されている記憶回路Ｍ　（ｒ
）とその次段の記憶回路Ｍ（ｒ＋１）とに通知する。記
憶回路Ｍ　（ｒ）は自己に接続されている比較回路２（
ｒ）の比較演算結果と前段の比較回路２（ｒ−１）の比
較演算結果とに基づいて、入力データｖＡｌからの入力
データと、前段の記憶回路Ｍ（ｒ−１）の記憶データと
、自己の記憶データとの中から一つを選択して記憶する
。

以上のように横戒された本実施例のソーティング装置に
おいて５個のデータｒ２Ｊ．ｒ５Ｊ、Ｉｌｌ，ｒ３Ｊ，
ｒ４Ｊを昇順にソーティングする場合を例にとって第２
図に従ってその動作を説明する。記憶回路Ｍ　（ｒ）が
自己が記憶すべきデタを選択するためのアルゴリズムは
以下の通りである。

（１）前段の記憶回路Ｍ（ｒ−１）の記憶データが入力
データよりも大きければ前段の記憶回路Ｍ（ｒ−１）の
記憶データを記憶する。

（２）前段の記憶回路Ｍ（ｒ−１＞の記憶データが入力
データよりも小さくかつ自己が記憶しているデータが入
力データよりも大きければ入力データを記憶する。

｛３｝　　自己の記憶データが入力データよりも小さけ
れば現在自己が記憶しているデータをそのまま保持する
． ただし、第１段目の記憶回路Ｍ（１）は、自己の記憶デ
ータが入力データよりも大きければ入力データを記憶し
、小さければ記憶データをそのまま保持する。

まず、第２図ｆ１＋に示すようにすべての記憶回路Ｍ　
（１）〜Ｍ（５）を十分に大なる数「※」で初期化する
。次に第２図（２）に示すように最初の入力データ「２
」を記憶回路Ｍ　（１）に記憶する。さらに、第２図（
３）に示すように次の入力データ「５」が入力されるが
、記憶回路Ｍ（１）に記憶されているデータ「２」は入
力データ「５」よりも小さいので記憶回路Ｍ（１）はデ
ータ「２」をそのまま保持し、記憶回路Ｍ（２）は前段
の記憶回路Ｍ　（１）に記憶されているデータ「２」が
入力データ「５」よりも小さく、かつ自己が記憶してい
るデータが入力データ「５」よりも大きい（「※」ので
入力データｒ５Ｊを記憶する。以下、すべての入力デー
タの入力が尽きる第２図（６）に示す状態となるまで、
記憶回路Ｍ　（１）〜Ｍ（５）は上記のアルゴリズムに
従って動作し、自己が記憶すべきデータを選択して記憶
する。すべての入力が終了したとき、このソーティング
装置の中には昇順にソーティングされたデータ列が記憶
されていることになる（第２図（６））。

ここで本実施例における重要なポイントは、Ｌ個の記憶
回路Ｍ（１）〜Ｍ　（Ｌ）のすべてがそれぞれに自己の
記憶しているデータと入力データとの比較を行う比較回
路２（１）〜２　（Ｌ）を伴っていることによって、入
力データを記憶する位置） の検索が非常に高速に行えることにあり、また自己に接
続されている比較回路２　（『）と前段の比較回路２　
（ｒ−１）の比較演算結果によって記憶回ＰＭ（ｒ）自
身が自己が記憶すべきデータを選択することができるの
で、記憶したデータ列中への入力データの挿入もまた非
常に高速に行えることである。

第３図はこの発明の第２実施例のソーティング装置の基
本的な構威を示すブロノク図である。このソーティング
装置は、第４図に示すように複数のメモリセル回路Ｍを
アレイ状に接続したメモリセルアレイ１０′と、このメ
モリセルアレイ１０の行方向に配列した複数のメモリセ
ル回路Ｍからなり１ワードのデータを記憶するメモリセ
ル群に記憶されたデータが有効かどうかを表すヴアリ，
ドビットを記憶するヴアリソドビット記憶部１ｌと、メ
モリセルアレイ１０を横戒する複数のメモリセル回路Ｍ
の記憶動作などを制御する制御部１２とを備えている。

第５図はメモリセル回路Ｍの構成を示す電気回路図であ
る。二点錆線で囲んだメモリ要素ＭＯは、従来のスタテ
ィノクＲＡＭのセルと同様の構戊を有し、第１．第２の
ビット線ａ，　　ｂからデータの読み書きが行われ、ワ
ード｝ＪＷでアクセスする行の選択が行われる。インバ
ーク１１．１２によって第１の双安定回路が構成されて
おり、相補的な篭位を持つ第１．第２の節点ｘ．ｙとビ
ソト線ａ，ｂとの各電気的接続は絶縁ゲート型電界効果
トランジスタ（ＭＩＳＦＥＴ）で構威した第１．第２の
スイッチ素子Ｑｌ，Ｑ２によって制御される。

これらがｎチャネル型ＭＩＳＦＥＴであればワード線Ｗ
を高電位にするとスイッチ素子Ｑｌ．Ｑ２は導通状態と
なり、ワード線Ｗ上に並んだ複数のメモリセル回路Ｍに
対してデータの書込や続出が行われる。

メモリセル回路Ｍは、メモリ要素Ｍ．Ｏに、第３〜第１
４のスイッチ素子Ｑ３，Ｑ４，Ｑ５．Ｑ６，Ｑ７，Ｑ８
，Ｑ９，ＱＩＯ，Ｑｌｌ，Ｑ１２，Ｑｌ３，Ｑ１４、セ
ンス入力部ＳＩ、センス出力部ＳＯ、第１，第２の動作
制御線Ｃ，Ｄ、第１，第２のデータ入力部Ｘｋ−１　，
　Ｙｋ−（　、および第１第２のデータ出力部ＸＭ，Ｙ
ｍに相補的な第３，第４の節点ｐ，ｑを接続しインバー
タｒ３．ｌ４で構成した第２の双安定回路が追加されて
いる。

節点Ｘと電源（第５図の例では低雷位雷源〉との間に、
第１のデータ入力部ｘ．，の電位によって制御されるス
・インチ素子Ｑ３と第１の動作制御線Ｃの電位によって
制御されるスイッチ素子Ｑ４とを直列に接続した第１の
回路要素が接続される。

また節点ｙと電源との間に、第２のデータ入力部Ｙ１１
の電位によって制御されるスイッチ素子Ｑ５と第１の動
作制御線Ｃの電位によって制御されるスイッチ素子Ｑ６
とを直列接続した第２の回路要素が接続されている。さ
らに節点ｐと電源との間には節点Ｘの電位によって制御
されるスイッチ素子Ｑ７と第２の動作制御線Ｄの雷位に
よって制御されるスイッチ素子Ｑ８とを直列接続した第
３の回路要素が接続され、節点ｑと電源との間には節点
ｙの電位によって制御されるスイノヂ素子Ｑ９と第２の
動作制御線Ｄの電位によって制御されるスイッチ素子Ｑ
ＩＯとを直列接続した第４の回路要素が接続されている
。そしてセンス出力部ＳＯと電源との間には節点Ｘの電
位によって制御されるスイッチ素子Ｑｌｌとビット線ｂ
の電位によって制御されるＱｌ２とを直列接続した第５
の回路要素が接続され、センス入力部３１とセンス出力
部ＳＯとの間には、節点Ｘの雷位によって制御されるス
イッチ素子Ｑ１３とビソト線ｂの雷位によって制１″Ｊ
ＵされるＱ１４とを並列接続した第６の回路要素が接続
されている。

以下にこのメモリセル回路Ｍの動作を説明する。

説明を簡単にするために、スイッチ素子Ｑｌ，Ｑ２，Ｑ
３，Ｑ４，Ｑ５．Ｑ６，Ｑ７　　Ｑ８Ｑ９．ＱＩＯ，Ｑ
ｌｌ．Ｑ１２．Ｑ１３　　Ｑｌ４をいずれもＮチャンネ
ル型ＭＩＳＦＥＴと仮定するが、Ｐチャンネル型ＭｒＳ
ＦＥＴやその他のス゛イソチング素子であっても、１５
号の極性を考慮するｋｔ？すれば同等の機能を持たせる
ことができる。

このメモリセル回路Ｍは、「比較機能」と「ソーティン
グのための機能」との２つの機能を持つので、それぞれ
Ｃこついて説明する。

最初に、比較機能について説明する。まず、比較動作開
始前に、センス入出力部３１，Ｓｏを高電位に設定して
おく。ビット線ａ，ｂの初期状態を低電位に保持し、セ
ンス入出力部ｓｒ，ｓｏを高電位に充電して初期設定を
完了する。ただし、比較動作時には、ワード線Ｗは、常
に低電位に保Ｉ？する。

次に、比較参照用データＲを電位情報としてビット線ａ
，ｂに対して相浦的に供給する。これは、スタティソク
ＲＡＭにおける書き込み動作と同一動作であ，る。例え
ば、第５図に示すメモリセル回路Ｍに記憶されているデ
ータが、Ｘ；高電位、ｙ：低電位（これを「“１′状態
」と定義する．）であり、一方ビット線ａ，ｂに供給さ
れる電位を、ビット線ａ：高電位、ビット線ｂ：低霊位
（これを「比較参照用デークＲとして“ｌ”が供給され
ている。」と定義する。）とすると、スイッチ素子Ｑｌ
　１．Ｑｌ　２．Ｑｌ　３，Ｑｌ　４の各状態は、Ｑｌ
ｌ・・・オン Ｑｌ２・・・オフ Ｑ１３・・・オン Ｑｌ４・・・オフ となり、センス入出力部ＳＯにはセンス入力部Ｓｒから
の入力がそのまま出力される。

また、メモリセル回路Ｍの記憶状態が゜１”状態であっ
て、比較参照用デークＲとして“０”が供給されている
（すなわちビット線ａ：低電位、ビット線ｂ：高電位の
状態）場合には、スイッチ素子Ｑｌｌ−Ｑ１４の状態は
、 Ｑｌｌ・・・・・・オン Ｑｌ２・・・・・・オン Ｑ１３・・・・・・オン Ｑｌ４・・・・・・オン となるので、センス出力部ＳＯは低雫位となる。

またメモリセル回路Ｍの記位状態が”０”状態（すなわ
ちＸ：低′エ位，ｙ：高電位の状態）であって、比較参
照用データＲとして“ｌ”が供給されている場合には、
スイッチ素子Ｑｌｌ〜Ｑ１４の状態は、 Ｑｌｌ・・・・・・オフ Ｑ１２・・・・・・オフ Ｑ　１　．３・・・・・・オフ Ｑｌ４・・・・・・オフ となるので、センス出力部ＳＯは高電位となる。

また、メモリセル回路Ｍの記位状態が“０”状態であっ
て、比較参照用データＲとして″０”が供給されている
場合には、スイッチ素子Ｑｌｌ〜Ｑ　ｌ　４の状態は、 Ｑｌｌ・・・・・・オフ Ｑｌ２・・・・・・オン Ｑｌ３・・・・・・オフ Ｑ１４・・・・・・オン となるので、センス出力部ＳＯの電位はセンス入力部Ｓ
ｌの電位により決定されることとなる。

このようにして、このメモリセル回路Ｍでは、センス出
力部Ｓ○の電位は、比較参照用データＲとメモリセルＭ
に記憶したデータＸとの関係によって以下のようになり
、したがって比較機能を有することとなる。

Ｒ＞ｘ　　のとき　　高電位 Ｒ＜ｘ　　のとき　　低霊位 Ｒ＝ｘ　　のとき　　Ｓ１と等電位 メモリセル回路Ｍを第６図のようにワード線〜Ｖ方向に
直列に接続し、この直列に接線した複数のメモリセル回
路Ｍに、ｌワートのｉ；［！憶データｘ（　ｘａ　ｌ　
　ｘ．−，　”　’　ｒ　　ｘＩ　）が記憶サレルトす
る。これに対して、比較参照用データＲ　（Ｒ，Ｒ　１
１−　１　＋・　・　・，Ｒ１〉をビット線ａ．，・　
・”　Ｉ　　；　ｂＩＩ　＋　　・・・．ｂ１に相補的
に供給すると、最上位ビットから順にそれぞれの記憶デ
ータとの大小比較が行われてゆき、大小関係が初めて現
れたビットの大小関係により、ＭＳＢ　（最上位ビット
）側のセンス出力部の電位が決定されることになる。す
なわち、Ｒ＞ｘであれば、ＭＳＢ（最上位ビット）側の
センス出力部の電位は、高雷位になり、Ｒ＜ｘであれば
、ＭＳＢ側のセンス出力部の電位は、低電位になるとい
う大小比較ａ能を持っているといえる。また、ＬｓＢ＜
最下位ビット）側のセンス入力部の電位によって、Ｒ＝
ｘの場合の出力が決定される。

次に、ソーティングのための機能について説明する。メ
モリセル回路Ｍを第７図のようにビット線ａ，ｂの方向
に直列に接続する。ソーティングに必要なのは、データ
の書き込み、保持、ビット線ａ，ｂの方向へのデータの
シフトである。この３つの動作をそれぞれのワードごと
に独立に行う必要がある。データの書き込みはスタティ
ノクＲＡＭの書き込み動作と全く同様であり、それぞれ
のワートごとにワード８！Ｗ１〜Ｗｌ１とビット．ｖｊ
ｔ　ａ　，ｂの電位によって制御される。また、データ
の保持は、それぞれのワード線の電位を低電位に保つこ
とで行える。

次に、ビット方向へのシフトについて簡単に説明する。

まず、シフトを行う前の初期設定として、第１，第２の
動作制御線Ｃ，Ｄ（第５図参照．〉およびワード＆ＩＷ
を低電位にしておく。次に、第２の動作制御ｖＡＤを高
電位に設定する．もし、節点Ｘ（第５図参照。）の電位
が高電位、すなわち記憶データが「１」であれば、スイ
ッチ素子Ｑ７，Ｑ８がともにオン状態となり、節点ｐの
電位は低電位１節点ｑの電位は高電位となる。節点ｐ，
　　ｑの定位が安定するだけの十分な時間の後に、第２
の動作制御線Ｄを低篭位に設定する。この動作により、
データ出力部×８からは記憶デークＸの反転データが、
データ出力部Ｙｋからは記憶データＸの正転デークが出
力されていることになる。

Ｒ後に、第１の動作制御線Ｃを高電位に設定する。前段
からのデータ入力部Ｘｋ−１が低電位でデータ入力部ｙ
ｂ−＋が高電位、すなわち、前段の記憶データが「１」
の場合、スイッチ素子Ｑ５，Ｑ６がともにオン状態とな
り、節点ｙの電位は低電位，節点Ｘの電位は高電位とな
る。節点ｘ，　　ｙの電位が安定するだけの十分な時間
の後に、第｛の動作制御線Ｃを低電位に設定する。この
ような動作により、前段の記憶データ「１」がシフトさ
れたことになる。前段の記憶データが「０」の場合でも
同様である。以上によりこのメモリセル回路Ｍは、ソー
ティングのための機能を備えていることがわかる。

このメモリセル回路Ｍは、第４図のようにアレイ状に接
続されてソーティング装置を構威する。

ワード線Ｗ。−Ｗｆｉ、第１．第２の動作制１１１線Ｃ
〜Ｃ，，Ｄ．〜Ｄ，ｌはそれぞれ、個々のワードごとに
共通に接続され、ビット線ａ１〜ａ，，ｂ〜ｂｌＩはそ
れぞれ個々のビットごとに共通に接続される。それぞれ
のセルのセンス入力部Ｓｔは、共通接続したワード線方
向に隣接するメモリセル回路ＭのうちＬＳＢ側のメモリ
セル回ｉＹ３Ｍのセンス出力部ＳＯに接続される。それ
ぞれのセルのデータ出力部Ｘｋ，Ｙｍは、共通接続した
ビット線方向に隣接す゜るセルのうち下段のセルのデー
タ入力部Ｘｉ＝，Ｙｍに接続される。

ここで、第３図に示すように、さらにこのメモリセルア
レイ１０に、それぞれのワードに格納されているデータ
が有効（ヴアリッド）かどうかを示すヴアリソドビソト
Ｖ１〜Ｖ．，を記憶するヴアリノドビソト３己憶部１ｌ
と、ヴアリノドビットおよびセンス出力部Ｓ．−Ｓ，，
の値に応じて、ワード線Ｗ。−Ｗ９、第１，第２の動作
制御線０１〜Ｃ，，Ｄ，〜Ｄ１に対する信号を生戒する
制御部１２を付加することにより、ソーティング”ＵＷ
が構成される。以下、その制御および動作について説明
する。入力されたデータＲに対して、すでに格納されて
いるデークＸ、との大小比較をそれぞれのワードごとに
行い、その結果とヴアリノドビットの値に応じて、次の
ような制御を行う。

１０　　初期状態からの第１番目のデータは、第１ワー
ドに書き込む。

ｆ２１ｊ（１≦ｉ≦ｊ）個のデータが格納されていると
して、Ｒ＜Ｘ、が或立する第ｉワードのデータは保持す
る。すべてのワードに対してＲくｘ．が威立する場合に
は、第（ｊ＋１）ワードに入力データを書き込む。この
第（ｊ＋１）ワードの位置は、ヴアリソドビソトを参照
することにより、容易に判断できる。

（３１ｊ（１≦ｉ≦ｊ〉個のデータが絡納されていると
して、Ｒ≧Ｘ．が或立するワードが存在する場合、第（
ｉ　＋　１）ワードから第（ｊ＋１）ワードまではデー
タのシフトを行なう　（ただし、この場合には、第ｉワ
ードから第ｊワードまでのデータのうち、第ｉワードの
デークＸ．が最も大きい。）。また、第ｉワードに入力
データを書き込む。この第ｉワードの位置は、比較結果
の境界を調べることにより容易に判断できる。

以上の制御に従ってデータがソーティングされる様子を
、さらに具体的なデータを用いて説明する．第８図に、
このソーティング装置に、ｒ５Ｊ，ｒ３Ｊ，ｒ７Ｊ，ｒ
６Ｊ，ｒｌＪの順でデータを書き込んでいき、これらの
データがソーティングされるシーケンスを示す。以下、
図にしたがって説明するが、図中上方側から、第１ワー
ド．第２ワード．第３ワード．・・・とし、初期状態と
してヴアリソドビットＶはすべて，「Ｌ」にクリアされ
ているものとする．ヴアリンドなデータが格納されてい
る場合には、ヴアリソドビットは「Ｈ」にセントされる
．書き込みあるいは、シフトが行われたワードに対して
はヴアリッドビントＶは「Ｈ」にセントされる。Ｄは入
力データと既入力データとの比較結果を示すデータであ
り、入力デ一夕が既入力データよりも大きい場合にはｒ
ＨＪとされ、小さい場合にはｒＬＪとされる。

まず、データ「５」を入力する。このデータは初期状態
からの最初のデータであるため、そのまま第１ワードに
書き込まれ、この第１ワードのヴアリノドビソトＶがｒ
ＨＪにセントされる。

次にデータ「３」を入力する。比較結果は、３く５であ
るので、第１ワードはそのままデータを保持し、第２ワ
ードに「３」が書き込まれる。

その次に、「７」を入力する。比較結果は、７＞５．７
＞３であるので、第１ワードに「７」を書き込み、第２
．第３ワードではデークのシフトが行われる。

同様に「６」を入力する。比較結果は、６く７，６＜５
．６＜３であるので、第１ワードはそのままデータを保
持し、第２ワードに「６」を書き込む。第３，第４ワー
ドでは、データのシフトを行う。

最後に、「１」を入力する。比較結果は、１＜７．１＜
６，ｌ＜５．１＜３であるので、第１ワードから第４ワ
ードまではそのままデータを保持し、第５ワードにｒｌ
Ｊを書き込む．以上のようにして高速なソーティング処
理が可能となる。

第９図は本発明の第３実施例の基本的な構成を示すブロ
ック図である．このソーティング装置は、第２実施例の
ソーティング装置に、各ワードに対応してタグ情報を格
納する連想メモリアレイ２０を設け、その連想メモリア
レイ２０からラインＥ１〜Ｅ１を介する一致検出信号を
併せて用いて、制御を行うものである。これにより、連
想メモリアレイ２０に入力されるタグ情報と同一のタグ
情報を有するデータ内でのソーティングが可能となり、
より高機能なソーティング処理が実現される。

〔発明の効果〕

以上のようにこの発明によれば、入力データとすでに記
憶した複数のデータとの各比較が同時に行われるので、
既記憶データ列における入力データの記憶位置が即座に
決定される。そして、データを記憶する複数の記憶手段
はそれぞれが、入力データと自己の保持データとの比較
結果などに基づいて、入力データ，前段の記憶手段の記
憶データ，および自己の保持データのなかから１つのデ
ータを選択して記憶するので、上記入力データの既記憶
データ列中への挿入もまた高速に行われる。

この結果、データのソーティングが格段に高速に行われ
るようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例のソーティング装置の基本
的な横威を示すブロノク図、第２図はその動作を示す説
明図、第３図はこの発明の第２実施例の基本的な構或を
示すブロソク図、第４図はそのメモリセルアレイ１０の
詳しい横威を示すブロノク図、第５図はメモリセルアレ
イ１０を構或するメモリセル回路Ｍの構戊を示す電気回
路図、第６図はその比較機能を説明するためのブロノク
図、第７図はそのソーティングのための機能を説明する
ためのブロソク図、第８図はソーティング動作を示す説
明図、第９図はこの発明の第３実施例の基本的な構成を
示すブロノク図、第１０図は典型的なソーティング処理
手順を示すフローチャートである。 ｌ・・・データ入力線，２（１）〜２　（Ｌ）・・・比
較回路、Ｍ（１）〜Ｍ　（Ｌ）・・・記憶回路、ｌＯ・
・・メモリセルアレイ、１ｌ・・・制御部、Ｍ・・・メ
モリセル回路、Ｑｌ−Ｑ１４・・・スイ．７チ素子、Ｍ
Ｏ・・・メモリ要素、３１・・・センス入力部、ＳＯ・
・・センス出力部、Ｃ・・・第１の動作制御線、Ｄ・・
・第２の動作制御線、ａ，ｂ・・・ビット線、Ｘ・・・
第１の節点、ｙ・・・第２の節点、ｐ・・・第３の節点
、ｑ・・・第４の節点、■１〜Ｉ４・・・インバータ 第 １ 図 第 ２ 図 （１） （３） （２） （４） 第 ６ 図

Claims (3)

【特許請求の範囲】
1. （１）入力データ線からの入力データが共通に入力され
   、それぞれ少なくとも１ワードのデータを記憶すること
   ができるＬ個の記憶回路であって、一の記憶回路の記憶
   データを他の一の記憶回路に与えることができるように
   直列に接続されたＬ個の記憶回路と、 このＬ個の記憶回路にそれぞれ接続され、前記入力デー
   タが与えられて、この入力データと自己に接続された記
   憶回路に記憶したデータとの比較演算を行うＬ個の比較
   回路とを備え、 前記Ｌ個の記憶回路はそれぞれ、前段の記憶回路に接続
   された前記比較回路の比較演算結果と自己に接続された
   比較回路の比較演算結果とに基づいて、前記入力データ
   、前段の記憶回路の記憶データ、および自己の記憶デー
   タのなかから一のデータを選択して記憶することを特徴
   とするソーティング装置。
2. （２）相補的な電位を有する第１および第２の節点を有
   する第１の双安定回路と、前記第１および第２の節点と
   第１および第２のビット線との間の各電気的接続を制御
   する第１および第２のスイッチ素子と、この第１および
   第２のスイッチ素子を制御するワード線とを有するメモ
   リ要素と、前記第１の節点と電源との間に接続され、第
   １の外部入力信号により制御される第３のスイッチ素子
   と第１の動作制御線からの信号により制御される第４の
   スイッチ素子とを直列接続した第１の回路要素と、 前記第２の節点と電源との間に接続され、前記第１の外
   部入力信号に対して相補的な関係を有する第２の外部入
   力信号により制御される第５のスイッチ素子と前記第１
   の動作制御線からの信号により制御される第６のスイッ
   チ素子とを直列接続した第２の回路要素と、 相補的な電位を有する第３および第４の節点を有する第
   ２の双安定回路と、 前記第３の節点と電源との間に接続され、前記第１の節
   点の電位により制御される第７のスイッチ素子と第２の
   動作制御線からの信号により制御される第８のスイッチ
   素子とを直列接続した第３の回路要素と、 前記第４の節点と電源との間に接続され、前記第２の節
   点の電位により制御される第９のスイッチ素子と前記第
   ２の動作制御線からの信号により制御される第１０のス
   イッチ素子とを直列接続した第４の回路要素と、 センス出力線と電源との間に接続され、前記第１の節点
   の電位により制御される第１１のスイッチ素子と前記第
   ２のビット線の電位により制御される第１２のスイッチ
   素子とを直列接続した第５の回路要素と、 センス入力部と前記センス出力部との間に接続され、前
   記第１の節点の電位により制御される第１３のスイッチ
   素子と前記第２のビット線の電位により制御される第１
   ４のスイッチ素子とを並列接続した第６の回路要素とを
   備えたメモリセル回路。
3. （３）請求項（２）記載のメモリセル回路を複数個行列
   配列し、 行方向に並んだ複数のメモリセル回路に前記ワード線お
   よび第１および第２の動作制御線を共通に接続し、行方
   向に隣接するメモリセル回路のセンス入力部とセンス出
   力部とを相互に接続し、列方向に並んだ複数のメモリセ
   ル回路に前記第１および第２のビット線を共通接続し、
   列方向に隣接するメモリセル回路の前記第１および第２
   の外部入力線に前記第３および第４の節点の電位をそれ
   ぞれ与え、 前記行方向に並んだ複数のメモリセル回路により構成し
   た各メモリセル回路群の最上位ビット側のメモリセル回
   路のセンス出力部に現れる電位に基づいて前記第１およ
   び第２の動作制御線に導出する信号を制御する制御手段
   を備えたソーティング装置。