JPH01245492A - ３値メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、３値論理演算用メモリ装置に関するものであ
る。

（従来の技術） 論理変数が３個の真理値を有する３値論理システムの研
究が広く行われている。この３値論理システムは、従来
の二進数システムに比べて、ハードウェアの簡易化、面
積の縮小化、特に情報レベルの多値化による記憶密度の
増大を図ることができると共に、更に段数の減少による
演算時間及び伝衆遅延の短縮化を図ることができる等の
種々の利点を達成することができる。このような利点を
有する３値論理演算を実行するためには、超伝導ループ
でメモリセルを構成する必要がある。従来のメモリ装置
では、２個のジョセフソン素子を含むスクイド素子を書
込ゲートとして用い、この書込ゲートを電圧状態と超伝
導状態との間で切り換えることによって超伝導ループに
右回り又は左回りの周回電流を形成していた。そして、
右回り又は左回りのループ電流を“１”又は“０”の論
理値に対応させている。

（発明が解決しようとする課題） 上述した従来のメモリ装置では、超伝導ループに右回り
又は左回りの周回電流だけを流す構成としているため、
３値情報をそのまま記憶することができず、演算処理を
行うに当って大きな障害となっていた。また、多数の超
伝導ループを用いて３値連想メモリを構成する場合、デ
ータの書込及び読出しに加えて問合せ機能が必要である
。しかしながら、従来のメモリ装置では検索動作を行う
ことができず、３値連想メモリ用の検索回路も必要であ
る。しかしながら、３値連想メモリ用の検索回路が未だ
開発されていないため、検索回路の実現が急務の課題と
なっている。

従って、本発明の目的は、超伝導ループに３値情報を書
込み及び書き込まれた３値情報を読出すことができると
共に、さらに連想メモリ用の検索動作を行うことができ
る３値メモリ装置を提供するものである。

（課題を解決するための手段及び作用）本発明による３
値メモリ装置は、３値情報ビットに対応する書込電流を
供給する書込電流供給ラインと、３値情報ビットを周回
電流として記憶するメモリループと、アドレス信号電流
によって駆動され、書込み電流を制御することによって
メモリループに３値情報ビットに対応する周回電流を形
成する書込ゲートと、アドレス信号電流によって駆動さ
れ、このアドレス信号電流とメモリループに記憶されて
いるループ電流とに基づいて３値情報ビットを読出す読
出ゲートとを具えることを特徴とするものである。超伝
導状態と電圧状態との間で特有の閾値特性を有する書込
ゲート及び読出ゲートを用い、これらゲートをＸ、Ｙの
アドレス信号によって駆動する。書込に際し、書き込む
べき３値情報に応じて書込電流供給ラインからメモリル
ープに正、負又は０の電流を供給し、書込ゲートの電圧
状態へのスイッチングによって正、負又はＤの電流を周
回電流としてメモリループに書込む。読出に際し、記憶
されている周回電流とアドレス信号とによって読出ゲー
トを超伝導状態から電圧状態へ切り換え、正、負又は０
の周体電流に応じて正、負又はＯの電圧と出力電圧とし
て発生する。このように構成することにより、メモリ装
置中の所望のメモリ素子を選択して３値情報の書込及び
読出を行うことができる。

さらに、本発明による３値連想メモリ用検索回路は、メ
モリループに、照合データビットに対応する検索電流を
供給する検索電流供給回路と、メモリループに結合され
検索電流を駆動する制御ゲートと、メモリループに磁気
的に結合されているインダクタンス及びジョセフソン素
子を含み、閾値特性に応じて超伝導状態と電圧状態との
間で切り換わるスクイド素子と、このスクイド素子に制
御信号電流を供給する制御信号電流供給回路とを具え、
ループ電流、検索電流及び制御電流に基づいて照合デー
タビットとメモリループに記憶されている３値情報ビッ
トとを照合し、照合結果に基づいて一致信号又は不一致
信号を発生するように構成したことを特徴とするもので
ある。

このように、閾値特性に応じて超伝導状態と電圧状態と
の間で切り換わるスクイド素子を用い、このスクイド素
子に作用する周回電流及び制御電流によってスクイド素
子を制御することにより、簡単な構成で３値情報ビット
について照合動作を行うことができる。

（実施例） 第１図ａ及びｂは本発明による書込ゲート及び読出ゲー
トを具えるメモリセルの構成を示すものであり、第１図
ａは線図的模式図、第１図すは詳細な構成を示す回路図
である。なお、メモリセルを構成する超伝導メモリルー
プを太い実線で示し、このメモリループ１に“１″、０
”、“１′の３値情報を記憶する。本例では、右回り周
回電流が論理値“１″′に対応し、左回り周回電流が“
１”に対応し、零電流（電流が流れていない状態）が“
０”に対応するもとする。メモリループ１は等制約イン
ダクタンスＬ１及びＬ２を有し、このメモリループ１に
（１，０，１）の３値情報を書込む書込ゲー）ＷＧ、書
込まれている３値情報を読出すための読出ゲー）ＲＧを
結合する。尚、読出しに際し超伝導状態と電圧状態との
間でのスイッチングでは２値しか出力できないため、本
発明では読出ゲ−１−ＲＧを“１”と０”とを識別する
第１読出ゲ−）ＲＰＧと′１”と“０″とを識別する第
２読出ゲートＲＮＧとで構成し、これら第１及び第２の
ゲー）ＲＰＧ及びＲＮＧの出力を合成して３値の読出信
号を出力する。さらに、メモリループ１にループ電流を
供給するためのデータライン■ッ。を接続する。書込ゲ
ートＷ。は、２個のインダクタンスＬ０とＬＷ２とより
成る直列枝路に対して２個の抵抗Ｒｄｗｌ　とＲｄｗ２
から成る直列枝路及び２個のジョセフソン素子Ｊｗ□と
Ｊｗ２とから成る直列枝路を並列に接続し、これら素子
の中間接続点をメモリループに接続すると共に前記抵抗
枝路及びジョセフソン岐路のメモリループとの接続点の
間にジョセフソン素子Ｊｗ３を接続することによって構
成する。さらに、インダクタンスＬ　Ｗ　Ｉ及びＬ１□
に２本５のアドレスラインＩ　ＷＭ及び■□を磁気的に
結合する。これらアドレスラインＩ　Ｎ１１及びＩ　ｗ
ｙは当該メモリループをアドレスするための制御ライン
であり、これらアドレスラインに供給されるアドレス信
号電流は書込ゲー）ＷＧを構成するスクイド素子に対す
る制御電流として作用する。

次に３値データ“１”、“０”、“１”を書込む動作に
ついて説明する。第２図は書込ゲートＷＧを構成するス
クイド素子の超伝導状態と電圧状態とを規定する閾値特
性を示すグラフであり、破線を施した区域は電圧状態を
示し、これ以外の区域は超伝導状態を示す。横軸はアド
レス電流■。及びＬｙを示し、縦軸はデータラインから
供給されるデータ信号電流Ｌｎをループに供給すること
によりゲー）１１１Ｇ側に向けて流れる信号電流Ｉｏを
示す。論理値“１”を書込む場合、データラインＩｗｎ
からメモリループに正の信号電流を供給し、論理値“１
”を書込む場合には負の信号電流を供給し、論理値“０
”を書込む場合にはデータラインから電流を流さないも
のとする。

ｉ）“０”記憶状態のメモリに“１”を書込む湯切めに
周回電流は零であり動作点は０点にある。次に、データ
線■。に正方向の電流（′１″′）を流すとＬＬ、　Ｌ
２方向にそれぞれにＩｗｄ／２ずつ分流する。この電流
により動作点はＢ点に移動する。その後、アドレス信号
電流Ｉ　ＷＸ＋　　ＩＶＹでアドレス選択を行うと動作
点はＢ′点に移動するので書込ゲートは過渡的に電圧状
態へとスイッチする。その結果ＷＧが高抵抗状態になり
、ＩＬ’ｌをＬ２側の分岐に押しやりＷＧは超伝導状態
に戻り、動作点はＣ′に移る。

このときメモリは磁束を取り込んで時計回りの周回電流
１１ｏｏｐζ■、、ｔ／２が生じＩ　ＷｌｌｌＩｗｙを
取り除くと動作点はＣに移り、Ｌｄが取り除かれ動作点
はＤに移り、“１”が書き込まれる。

１１）“０”記憶状態のメモリに“０”を書き込む場合
。

初めに動作点は０点にあり、アドレス選択信号■。、Ｉ
ｗｙが加わってもＷＧはバイアス電流がないので電圧状
態にならず、動作点はＣ′点移るだけである。その後、
Ｉ　ｗｘ及びＩ　ｗｙを取り除くと再び０点に戻り、“
０”のままである。

ｉｉｉ　）　　“０”記憶状態のメモリに“１”を書き
込む場合。

初めに動作点は０点にあり、“１”のデータ信号である
一Ｉｗｄが加わると動作点はＤ点に移動しＩ　ＷＭ＋　
　ＩＶＹでアドレス選択を行うと動作点はＤ′点に移動
するのでゲートは過渡的に電圧状態へとスイッチする。

その結果ＷＧが高抵抗状態になると負方向に流れている
ＩＬＬをＬ２側の分岐に押しやりＷＧは超伝導状態に戻
り、動作点はＣ′に移る。このときメモリは磁束を取り
込んで反時計回りの周回電流ｒ　　１ｏｏｐ　＃Ｉｗ＋
／　２が生じ、Ｉ　Ｗ）ｌ＋　　ＩＶＹを取り除くと動
作点はＣに移り、Ｉｗｄが取り除かれて動作点はＢに移
り“１”が記憶される。

次に、データの読出しについて説明する。読出ゲー）Ｒ
Ｇは第１及び第２のゲー）　ＲＰＧ及びＲＮＧを有し、
これら２個のゲートを第１及び第２のスクイド素子Ｓ口
、及びＳＯ２で構成する。第１図すに示すように、メモ
リループの経路中に、ゲー）　ＲＰＧ及びＲＮＧと対応
して２個のインダクタンスＬ３及びＬ４の直列枝路と２
個のインダクタンスし５及びＬ６の直列枝路とをそれぞ
れ形成し、インダクタンスし３及びり、を第１のスクイ
ド素子ＳＱ、のインダクタンスし、１及びＬＰ２と磁気
的に結合し、インダクタンスＬ５及びＬ６を第２スクイ
ド素子ＳＱ２のインダクタンスＬｈｌ及びり。２と磁気
的に結合する。さらに、第１及び第２のスクイド素子Ｓ
Ｑ、及びＳＯ２のインダクタンスに第１の読出用アドレ
スラインＩＲＸを磁気的に結合する。この場合第１及び
第２スクイド素子ＳＱ、及びＳΩ２に対するアドレス電
流の向きは互いに逆向きとする。第２の読出用アドレス
ラインＬｙを第１スクイド素子ＳＱ、０２個のインダク
タンスし、１とＬＰ２との接続点に接続すると共に第２
スクイド素子ＳＯ□の２個のインダクタンスＬ、、１と
り、、２との接続点に接続し、さらにＬｏとＬｏ２との
接続点を第１スクイド素子ＳＯＩ　の２個のジョセフソ
ン素子ＪＰＩとＪＰ２との接続点に接続すると共に接地
する。第１スクイド素子側のラインＩＲＹに第２スクイ
ド素子側のラインＴｐｙをそれぞれ抵抗Ｒｒｐ及びＲｒ
ｎを介して接続し、この接続点を出力抵抗Ｒｏｕｔ及び
インダクタンスし。ｕｔを経て接地し、出力抵抗Ｒａｕ
Ｌの両端間にメモリループ１に記憶されている１、０．
１の情報に応じて正電圧、零電圧及び負電圧を出力する
。

次に、読出動作について説明する。第３図ａはゲー）　
ＲＰＧの第１スクイド素子ＳＱ＋の超伝導状態と電圧状
態との閾値特性を示し、第３図すはゲー）　ＲＮＧの第
２スクイド素子ＳＱ２の閾値特性を示す。

横軸は制御電流として作用するループ電流と第１アドレ
ス電流ＬＲＸとの和の電流を示し、縦軸はバイア電流と
して作用する第２のアドレス電流ＩＲｙを示す。尚、こ
の閾値特性はジョセフソン第１法則及び第２法則とスク
イド素子を構成する回路の電圧、電流に関するキルヒイ
ホッフの法則に基づき各回路についてシュミレーション
によって得た。

１）“１”の読出 メモリループに保持されている右回りの周回電流により
、ＳＱ、及びＳＱ２の動作点はそれぞれ０点及びＣ′点
にある。第１のアドレスＬ）１を供給するとそれぞれＥ
点及びＡ′点に移動し、第２アドレス電流［１，をバイ
アス電流として供給するとそれぞれＰ点及びＳ′点に移
動し、第１スクイド素子ＳＱ、が電圧状態となり、第２
スクイド素子ＳＱ２は超伝導状態に維持され、この結果
信号電流■□、が抵抗し、及びレジスタ等に相当する抵
抗Ｒ０Ｕ、側に流れるので抵抗Ｒ８Ｕ。

に正電圧が発生するような正の出力電流Ｉ。ｕｔとして
露出される。

ｉｉ）　　”０”の読出 初めにメモリループに周回電流がないので、ＳＱ、及び
ＳＯ２の各動作点は８点　Ｂ　／点にあり、第１アドレ
ス電流Ｌ１１を流すことによりり、　　Ｄ’点に移動し
、第２アドレス電流Ｌｙを流すとＲ２Ｒ′点に移動しＲ
ＰＧ、　ＲＮＧ共に電圧状態にスイッチせず、“０”が
読出される。

１１１）“１”の読出 初めにメモリの反時計回りの周回電流のためＳＱ、及び
ＳＱ２の各動作点はＡ、Ａ’点にあり、第１アドレス電
流Ｌ１１を流すことにより動作点は０点、Ｅ′点に移動
し、バイアス電流Ｉ、ｙを流すとｓ、　　ｐ’点に移動
しＳ０２のみが電圧状態ヘスイッチし、抵抗Ｒ０Ｕ、に
負電流が流れ、“１”が読み出される。

次に、本発明による連想メモリ装置について説明する。

第４図は連想メモリ装置の全体構成を示す線図である。

３値情報を記憶すべきメモリアレイ１０は、複数ビット
毎にアレイ状に配置された多数のメモリセルを有し、こ
れらメモリセルを上述した超伝導ループで構成して“１
”、“０”。

“１”の３値情報を記憶する。各メモリセルに書き込む
べき情報データをライトデータレジスフ１１に格納し、
Ｙドライバ１２を介してメモリアレイＩＯに書き込む。

書込みに際しアドレスレジスタ１２に記憶されているア
ドレス情報をアドレスデコーダ１４を介して復調し、復
調アドレス情報をＸドライバを介して供給し、このアド
レス情報の制御のもとで各メモリセルに３値情報を書込
む。情報検索（問合せ）に際し、この問合せ情報ワード
をセンスデータレジスタ１６に格納し、この問合せ情報
ワードをマスクレジスタ１７でビット指定しＹドライバ
１２を介してメモリアレイ内に供給し、Ｘドライバ１５
から供給されるアドレス情報に基づいて一致、不一致を
判定する問合せ動作を実行する。ワードごしの問合せ結
果をレスポンスレジスフ１８に格納し、多重レスポンス
分解器１９で順序に従って読み出す。

第５図は本発明による３値連想メモリの検索回路の構成
を示す回路図である。超伝導メモリループ２０に検索信
号電流■。を供給するための検索電流供給ライン２１を
接続すると共に、検索電流を右回り電流又は左回り電流
に制御するための制御ゲート２２を結合する。尚、検索
電流供給ライン２１及び制御ゲート２２は、上述した情
報書込み時に用いた周回電流供給ライン及び書込みゲー
トをそれぞれそのまま使用するものとする。検索ビット
とループに記憶されているビットとの一致、不一致を検
出するためのセンスゲ−）　（ＳＧ）としてスクイド素
子ＳＱ＋ｏを用いる。このスクイド素子ＳＱ＋ｏは、メ
モリループ２０と磁気的に結合されている２個のインダ
クタンスＬＩＯ及びり、の直列枝路と、この直列枝路に
並列に接続したダンピング抵抗Ｒと、２個のジョセフソ
ン素子、Ｊ＋ｏ及びＪｌ＋から成る並列枝路とを有し、
ジョセフソン素子Ｊ、ＯとＪｌ＋　との間の接続点を接
地した構成とする。このスクイド素子ＳＱ＋ｏ用の制御
信号供給ライン２３を設ける。こ゛の制御信号供給ライ
ンは、前段のメモリループが一致した場合その一致信号
から得られる一致出力信号Ｉ、をスクイド素子Ｓ（１，
ｏに供給するためのラインであり、インダクタンスし、
□、　　ＬＩ３１　　Ｌｌｌ　及びＬ１２を有し、その
出力側を接地する。尚、インダクタンスＬｌｌ及びＬｌ
ｌ　はスクイド素子ＳＱ、ｏのインダクタンスＬＩＯ及
びＬｌｌ　とそれぞれ磁気的に結合させる。また、ドン
トケア（問合せ無し）信号Ｉにを供給するライン２４を
設ける。このライン２４は、２本のラインに分岐され、
一方のラインはＬ１□と磁気的に結合し、外部磁界に応
じて超伝導状態と電圧状態との間で切り換わるジョセフ
ソン素子Ｊ１□を経て接地し、他方のラインはインダク
タンスＬＩ６を経て接地する。さらに、次段用の１５信
号を発生させるために、外部磁界に応じて超伝導状態と
電圧状態との間で切り換わるジョセフソン素子ＪＩ３を
含む枝路２５を設け、この枝路２５を接地すると共にジ
ョセフソン素子Ｊ＋３をインダクタンスＬＩＳ及びＬ＋
６と磁気的に結合する。従って、本例では、前段のメモ
リセルから供給されてくる出力信号電流Ｉ、をセンスゲ
ートのスクイド素子用の制御電流として用い、この出力
信号電流Ｉ、を利用してスクイド素子を制御する。そし
て、問合せビットと記憶されているビットとが一致した
場合一致信号を表わすものとして出力信号１．を次段の
メモリセルに供給し、不一致の場合にはＳＧのアースへ
電流が流れ次段のメモリセルへ出力信号電流Ｉｓを発生
しない。

３値連想メモリ用の検索回路では、次の４種の動作を行
う。

（１）　”　１”の問合せ （２）“１”の問合せ （３）“０”の問合せ （４）問合せ無し 第６図ａ　−ｃを参照して上記問合せ動作について説明
する。第６図ａ　−ｃは“１”の問合せ、“−１”の問
合せ、及び“０”の問合せを行う場合のスクイド素子Ｓ
Ｑ、、の動作点の移動状態を及びスクイド素子の闇値特
性をそれぞれ示すものであり、横軸はスクイド素子ＳＱ
＋ｏに対して制御電流として作用するループ電流Ｉ、と
検索電流１゜との和の電流を示し、縦軸はバイアス電流
として作用する前段ビットから送出されてくる信号電流
Ｉ、を示す。初めに“１”の問合せ動作について説明す
る。

“１”の問合せを行う場合ループ電流のほぼ２倍程度の
負の検索電流をメモリループ２０に供給すると共に当該
メモリセルを指定するアドレス信号電流Ｉ−及びＩｗｙ
を供給する。書込動作で説明したように、アドレス信号
電流Ｉ−及びＩｗッが供給されることにより、制御ゲー
ト２２が電圧状態に切り換わり、負の右回り信号電流が
メモリループに供給されることになる。これにより動作
点はＡに移動することになり、この時メモリループに“
１”の情報が記憶されていると、このループ電流だけ相
殺され、動作点はＢに移行する。この状態で前段メモリ
セルから信号電流１．が供給されてくると動作点がＣに
移行する。この結果スクイド素子ＳＱ、。が超伝導状態
から電圧状態に切り換わることになる。この結果、信号
電流１ｓはインダクタンスＬ、Ｓ側にも流れることにな
り、インダクタンスＬ＋５から発生する磁界によってジ
ョセフソン素子Ｊ、３が電圧状態に切り換わることにな
る。これにより、ゲート電流Ｉ９はジョセフソン素子Ｊ
１３側に流れず、信号電流Ｉｓが発生し次段のメモリセ
ル側に供給されることになる。一方、メモリループに“
１”のビットが記憶されている場合、■。

及びＩｎ共に負であるから動作点がＡからＤに移行し、
これに信号電流Ｉｓが作用するとＥに移行する。しかし
、閾値特性よりＥ点は超伝導の閾値内にあるからスクイ
ド素子ＳＱ＋。は超伝導状態に維持され、この結果信号
電流１．はインダクタンスしＩ５側には流れない。この
結果、ジョセフソン素子Ｊ１３はスイッチせず、次段に
は信号電流１．が発生しないことになる。また、ループ
に“０”が記憶されている場合、動作点は移動せず、信
号電流Ｉ５によってＦに移行する。しかし、Ｆ点は超伝
導状態にあるからスクイド素子ＳＱ、。はスイッチせず
、従って次段メモリセルへの信号電流ＩＳは発生しない
。次に、“１”の問合せを行う動作について説明する。

１１１＋１の問合せを行う場合、正の検索電流を供給す
る。これにより動作点はＡにあるものとなる。このとき
メモリループに“１″′のビットに記憶されていると動
作点は已に移行し、さらに信号電流１．によってＣに移
行する。この結果、第６図すに示すようにスクイド素子
ＳＯ，，は超伝導状態に維持され、従って、次段への信
号ＩＳは発生しない。一方、メモリループに“１”のビ
ットが記憶されていると検索電流Ｉ。がループ電流■、
だけ相殺され動作点がＤに移行する。次に、信号電流Ｉ
、によってＥに移行し、スクイド素子ＳＱ＋。

が電圧状態に切り換わり、この結果次段のメモリセルに
信号電流Ｉ、が発生する。また、メモリループに“０”
ビットが記憶されている場合動作点はＦに移行するだけ
であるから、スクイド素子ＳＣＬ。

は電圧状態に切り換わらず、次段のメモリセルへの信号
電流Ｉ、は生じない。次に、“０”の問合せを行なう場
合について説明する。“０”の問合せを行なう場合の検
索電流は、正又は負のいずれの検索電流でもよいが、ス
クイド素子の閾値特性の谷間に相当する電流値を用いる
ことが望ましい。

本例では第６図Ｃに示すように正の検索電流を供給する
ものとし、この検索電流によって動作点はＡ点に移行す
る。メモリループ“１”のビットが記憶されていると、
動作点はＢ点に移行し、さらに信号電流１ｓの作用によ
り０点に移行する。しかし、０点は超伝導状態であるた
め、スクイド素子ＳＱ、、は電圧状態にスイッチせず、
従って次段ビットへの信号電流Ｉ、は発生しない。また
、メモリループに“１”のビットが記憶されている場合
、動作点はＤに移行し、さらに信号電流Ｉｓにより８点
に移行し、同様にスクイド素子ＳＱ、。は電圧状態ヘス
イッチせず、従って次段メモリセルへの信号電流Ｉ、は
発生しない。一方、メモリループに“０”ビットが記憶
している場合信号電流Ｉ、により動作点がＦ点に移行し
、この結果スクイド素子ＳＱ＋ｏが電圧状態に切り換わ
り、次段メモリセルへの信号Ｉ、が発生するｑとになる
。次に、問合せ無しの動作について説明する。問合せ無
し信号供給ライン２４から信号１．４を供給する。信号
電流ｌｘ及び信号電流Ｉ、によってジョセフソン素子Ｊ
、２が電圧状態に切り換わり、インダクタンスＬ１６に
電流が供給される。そして、ゲート電流Ｉ、とインダク
タンスＬ、６から発生する磁界によりＪ、３が電圧状態
に切り換わり、この結果次段メモリセルへの信号Ｉ、が
発生する。

第７図及び第８図は書込機能、読出機能及び問合せ機能
を有する１個のメモリＳ子の構成を示す線図的回路図及
びこのメモリを３ビットワードを構成するように配置し
たメモリアレイの構成を示す線図的回路図である。超伝
導メモリループ３０に書込ゲー）ＷＧ、　２個のゲー）
　ＲＮＧ及びＲＰＧより成る読出ゲート及び問合せ用の
センスゲ−）ＳＧを結合する。情報ビットの書込みに当
って、書込用のアドレスライン３１及び３２から書込用
アドレス信号電流ＩＷＸ及びＴＷＹを書込ゲー）ＷＧに
供給して書込ゲートを駆動すると共に、同時にビット電
流供給ライン（このラインは検索電流供給ラインとして
も機能する）３３から記憶すべき３値情報に応じて正、
負又は零の電流を供給する。これにより、メモリループ
３０に右回り、左回り又は零の周回電流が形成される。

次に記憶されているデータビットの読出に際し、読出用
アドレス信号供給ライン３４．３５から読出ゲー）　Ｒ
ＮＧ及びＲＰＧに読出用アドレス信号電流ＩＲＸ及びｆ
ＲＹを供給して読出ゲートを駆動し、メモリループに記
憶されている３値の情報ビットを読出し、正、負、又は
零の電流として読出ビットライン３６１；出力する。さ
らに、問合せに当って、検索電流供給ライン３３からメ
モリループに検索電流を供給すると共に、制御ゲート（
書込ゲー）１’ｌＧを利用する）に供給されるアドレス
信号電流によってアドレス指定すると共に制御ゲートを
駆動する。メモリループに記憶されているループ電流、
検索電流及び前段のメモリセルから出力ライン３７を介
して送出されてくる出力信号電流Ｉ、を利用して問合せ
動作を行ない、一致した場合ジョセフソン素子３８を電
圧状態にスイッチし、ゲート信号電流供給ライン３９を
経て供給されるゲート信号電流から一致出力信号Ｉｓを
次段のメモリセルに出力する。不一致の場合にはＳＧの
アースに電流が流れ、この結果Ｉ、が発生しない。さら
に、問合せ無しの動作は、ドントケア信号供給ライン４
０からドントケア信号電流Ｉうとジョセフソン素子３８
とに基いて出力信号電流■、を次段のメモリセルに出力
する。第８図は、３ビット３ワードのメモリ装置を一例
として示す。

次に、３値連想メモリの問合せ動作について説明する。

第９図ａに示す８ビット情報データについて検索するも
のとし、メモリは第９図すに示すようにＸ方向に８個の
メモリ素子が配置されて１個のワードを構成し、Ｘ方向
に順次複数個のワードが配列されているものとする。従
って、各メモリ素子はｘ、ｙによって規定されるアドレ
スに従って照合される。照合に際し、第１ビ・ノド−第
８ビットの各検索電流供給ラインから、各ビ・ソト列毎
に照合すべき各ビット情報を同時に供給し、さらに各メ
モリ素子の制御ゲートのアドレス信号を同時に供給して
全てのメモリ素子で同時に検索動作を行う。また、第６
ビット及び第７ビ・ソトヘドントケア信号＋１４を同時
に供給する。ワード１については、第３ビットが不一致
であるから、前段ビットから送出されてくる信号１．は
アースに流れ、ワード１は不一致であることになる。ワ
ード２には、全てのビット（問合せ無しを除く）が−致
し、一致信号が後段のレジスタに格納される。

第３ワードは第４ビットが不一致であるため、第４ビッ
ト目で信号Ｉ、がアースに流れることになる。このよう
に、各ビット列毎に検索電流を供給すると共に同時に制
御ゲートをアクセスすることにより、１回の照合動作で
検索を終了することができ、検索時間が極めて短時間に
することができる。

次に、本発明のメモリ回路装置の変形例について説明す
る。第１０図は一致信号発生回路の変形例を示す線図的
回路図である。情報データの各ビ・ノドを構成するメモ
リループ毎に設けられているスクイド素子からの出力信
号をアンドゲート４０に並列に入力し、このアンドゲー
ト４０によってアンド演算を行ない、このアンドゲート
から当該情報データが照合データと一致するか否かの判
定結果を出力することもできる。

第１１図は次段のメモリへ一致出力を送出する回路の変
形例を示す回路図である。スクイド素子ＳＱ＋。

の出力側にドントケア信号線５０の出力側を接続し、こ
の接続部をインダクタンスし、。を介して接地する。そ
して、インダクタンス５１をゲート信号供給ライン５２
に接続されているジョセフソン素子Ｊ５゜に磁気的に結
合し、ジョセフソン素子Ｊ５゜のゲート信号供給ライン
側に次段のメモリ素子用の出力端子を形成する。スクイ
ド素子ＳＯから一致出力Ｉ。

が出力され或はドントケア信号が出力されると、ジョセ
フソン素子Ｊ５ｏが超伝導状態から電圧状態に切り換わ
り、次段のメモリ素子へ一致信号Ｉ、が送出される。こ
のように構成すれば、一致信号出力回路を一層簡単な構
成とすることができる。

（発明の効果） 以上説明したように本発明によれば、メモリループに３
値情報ビットに応じた周囲電流を形成する書込ゲート及
び記憶されている周囲電流から３値情報ビットを読出す
読出ゲートを具える３値メモリ回路を実現することがで
き、従って３値論理演算に一層有益な３値メモリ装置を
達成することができる。

さらに、スクイド素子の闇値特性を利用して１”、　“
０″、“１”の各ビットについて照合動作を行なうこと
ができるので、３値連想メモリ用の検索回路を実現する
ことができる。この結果、超伝導メモリループを所定ビ
ット毎にアレイ状に集積することにより３値連想メモリ
装置を有効利用することができる。特に、書込電流供給
装置を検索電流供給装置と共用し、書込ゲートを照合用
の制御ゲートと共用しているので、書込、読出及び問合
せ動作を実行できる３値メモリ装置を実現することがき
る。

【図面の簡単な説明】

第１図ａ及びｂは本発明による書込ゲート及び読出ゲー
トを有する３値メモリ回路の構成を示す線図及び回路図
、 第２図は書込ゲートの閾値特性を示す特性図、第３図ａ
及びｂは読出ゲー）　ＲＮＧ及びＲＰＧの閾値特性を示
す特性図、 第４図は本発明による３値連想メモリ装置の全体構成を
示す概念図、 第５図は３値連想メモリ装置のメモリ素子の構成を示す
回路図、 第６図ａ　−Ｃはセンスゲートのスクイド素子の閾値特
性を示す特性図、 第７図は書込ゲート、読出ゲート及びセンスゲートを有
する３値メモリ素子の構成を示す回路図、第８図は第７
図に示すメモリ素子を３ビット、３ワード情報データと
して配置した例を示す線図、第９図ａ及びｂは連想メモ
リの照合動作を説明するための説明図、 第１０図は一致信号出力回路の変形例を示す回路図、 第１１図は一致出力送出回路の変形例を示す回路図であ
る。 １．２０・・・メモリループ　ＩＩＩＧ・・・書込ゲー
トＲＰＧ、　　ＲＮＧ・・・読出ゲート　■ｗｏ・・・
ワードラインＩｗｘ＋　　ＩＷＹ＋　　ＩＲＸ＋　　ｒ
Ｒｙ”・アドレイスライン２１・・・検索電流供給ライ
ン ２２・・・制御ゲート ２３・・・制御信号電流供給ライン ＳＱ、。・・・スクイド素子 特許出願人　　川鉄鉱業株式会社 第１図 第２図 Ｉｗｚ十Ｉｗｙ　ＣｐＡ）→ Ｊレープ６電Ｒｊｂ　　＋Ｉｒｘ　Ｃｐｍｌ第４図 第１０図 第９図 ａ １１′ｆビラト　第２ビット　　　−　−一−−−−−
−−・′ＩＤＣの　ＩＤ（１）　ｌｏ（Ｔ）ＩＤ（１ン
　ＩＤＣのストンγ　１ ！ 米（−）Ｉｔドントケ了 −−−第６ビット Ｉがず）

Claims (1)

1. 【特許請求の範囲】 １、３値情報ビットに対応する書込電流を供給する書込
   電流供給ラインと、３値情報ビットを周回電流として記
   憶するメモリループと、アドレス信号電流によって駆動
   され、書込み電流を制御することによってメモリループ
   に３値情報ビットに対応する周回電流を形成する書込ゲ
   ートと、アドレス信号電流によって駆動され、このアド
   レス信号電流とメモリループに記憶されているループ電
   流とに基づいて３値情報ビットを読出す読出ゲートとを
   具えることを特徴とする３値メモリ装置。 ２、メモリループに、照合データビットに対応する検索
   電流を供給する検索電流供給回路と、メモリループに結
   合され検索電流を駆動する制御ゲートと、メモリループ
   に磁気的に結合されているインダクタンス及びジョセフ
   ソン素子を含み、閾値特性に応じて超伝導状態と電圧状
   態との間で切り換わるスクイド素子と、このスクイド素
   子に制御信号電流を供給する制御信号電流供給回路とを
   具え、ループ電流、検索電流及び制御電流に基づいて照
   合データビットとメモリループに記憶されている３値情
   報ビットとを照合し、照合結果に基づいて一致信号又は
   不一致信号を発生するように構成したことを特徴とする
   ３値連想メモリ用検索回路。 ３、前記制御信号電流を、前段の検索回路で発生する一
   致信号としたことを特徴とする請求項２に記載の３値連
   想メモリ用検索回路。 ４、別の信号電流と、前記制御信号電流とに基づき、照
   合結果にかかわらず、一致信号を発生する問合せ無し信
   号発生回路をさらに含むことを特徴とする請求項２に記
   載の３値連想メモリ用検索回路。 ５、情報データに対応してアレイ状に配置され、３値情
   報ビットを周回電流として記憶する複数のメモリループ
   と、 各メモリループに３値情報ビットに対応する書込電流を
   供給する書込電流供給回路と、各メモリループに結合さ
   れ、アドレス信号電流に基づいて書込電流を制御するこ
   とによりメモリループに３値情報ビットに対応する周回
   電流を形成する書込ゲートと、 各メモリループに結合されアドレス信号を電流とメモリ
   ループに記憶されているループ電流とに基づいて３値情
   報ビットを読出す読出ゲートと、 各メモリループに、照合データビットに対応する検索電
   流を供給する検索電流供給回路、検索電流を駆動する制
   御ゲート、閾値特性に応じて超伝導状態と電圧状態との
   間で切り換わるスクイド素子、及びスクイド素子に制御
   信号を供給する制御電流供給回路を具え、ループ電流、
   検索電流及び制御電流に基づいて照合データビットとメ
   モリループに記憶されている３値情報とを照合し、照合
   結果に基づいて一致信号又は不一致信号を発生するセン
   スゲートとを具えることを特徴とする３値メモリ装置。