JPH06208490A - 結合メモリ−構造 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、あらゆる種類の比較操作を行うこ
とができる結合メモリ−に関する。 【構成】 メモリ−は、メモリ−平面（１）を備えてお
り、走査モジュ−ル（３）及びマスキング・ユニット
（５、７）で処理されるリサ−チ項を、メモリ−にスト
ックされているデ−タと比較する。この比較の後で、結
果として得られたデ−タは、レポンス・レジスタに記憶
される。リサ−チ・デ−タと、ストック・デ−タが、長
さが変化する結合を含んでいる場合、結果のデ−タは、
長さが変化する語の処理モジュ−ル（１３）及び、多数
レポンスを管理するモジュ−ルで処理される。本発明
は、デ−タ・ベ−ス処理や、人工頭脳言語の実現のよう
な情報処理に適用される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、様々な比較テストが可
能で、また、長さが変化する語の操作が可能な結合メモ
リ−に関する。

【０００２】

【従来の技術】このようなメモリ−は、リサ−チされた
レポンスが、結合メモリ−に含まれている語全体とリサ
−チ項とを比較する結果となる大部分の領域において、
使用することができる。本発明が適用するのは、特に、
デ−タ・ベ−ス処理（たとえば、関係代数の操作）、人
工頭脳の言語制作（たとえば、ＰＲＯＬＯＧ内での条項
の選択、ＬＩＳＰ内での機能呼出しの評価、オブジェ言
語における方法のリサ−チ）、および、光ファイバ−の
ＦＦＤＩ高速ロ−カル・ネットワ−ク（たとえば、アド
レス管理、パッスレル、中継器）においてである。

【０００３】結合メモリ−の概念は、一般に、過度の計
算時間を必要とする特定の用途に関して、計算器の性能
を明らかに改善することのできる有効な方法として考え
られている。

【０００４】実際に、結合メモリ−は、デ−タ・ストッ
ク装置であり、該デ−タのリサ−チは直接にメモリ−の
内容について行われ、メモリ−にストックされているデ
−タのアドレスについては行われない。

【０００５】既知のメモリ−構造は、一般に、処理方法
に応じて変わる。デ−タ・フロ−計算器（松下電気産
業）に使用されている結合メモリ−は、“Ａｎ ８Ｋｂ
ｉｔｃｏｎｔｅｎｔ−Ａｄｒｅｓｓａｂｌｅ ａｎｄ
Ｒｅｅｔｒａｎｔ Ｍｅｍｏｒｙ”という題で、Ｈｉｒ
ｏｓｈｉ ＫＡＤＯＴＡ他の論文に記述されているＬ´
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄｅ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ、ｖｏｌｕｍｅ ＳＣ−２
０、ｎ°５、１９８８年１０月、５４３−５４７ペ−
ジ）。

【０００６】もうひとつのメモリ−構造は、ロ−カル・
ネットワ−ク（ＡＭＤ、Ａｍ９９Ｃ１０）に使用され、
“パスという語を与えよ、メモリ−は情報を探すことを
引受けるだろう。”と題された論文に記述されている
（ｌ´Ｅｌｅｃｔｒｏｎｉｑｕｅ Ｈｅｂｄｏ、ｎ°９
７、１９８９年、１９ペ−ジ）。

【０００７】別のタイプの結合メモリ−構造は、信号と
映像処理のためのもので、Ｓｉｍｏｎ Ｒ．ＪＯＮＥＳ
他の文献に、“Ａ ９−Ｋｂｉｔ Ａｓｓｏｃｉａｔｉ
ｖｅＭｅｍｏｒｙ ｆｏｒ Ｈｉｇｈｔ−Ｓｐｅｅｄ
Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓｉｎｇ Ａｐｐｌｉ
ｃａｔｉｏｎｓ”と題して記述されている（ｌ´ＩＥＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ、ｖｏｌ．２３、ｎ°２、１９８８年
４月、５４３−５４７ペ−ジ）

【０００８】他の結合メモリ−構造で、人工頭脳の特定
用途用、ニュ−ロン・ネットワ−ク用、ＬＩＳＰのリス
ト処理と迅速なグラフ線用のものは、それぞれ以下の文
献に記述されている。即ち、Ｔａｋｅｓｈｉ ＯＧＵＲ
Ａ、“Ａ ２０Ｋｂ ＣＭＯＳ Ａｓｓｏｃｉａｔｉｖ
ｅ Ｍｅｍｏｒｙ Ｌｓｉ ｆｏｒ Ａｒｔｉｆｉｃｉ
ａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ Ａｐｐｌｉｃａｔｉ
ｏｎｓ”（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｉ
ＥＥＥ Ｉｎｔ、 Ｃｏｎｆ．ｏｎ Ｃｏｍｐｕｔｅｒ
Ｄｅｓｉｇｎ（ＩＣＣＤ ８６）、５７４−５７７ペ
−ジ；Ｌ．Ｔ．ＣＬＡＲＫ、 Ｒ．Ｏ．ＧＲＯＮＤＩ
Ｎ、“Ａ Ｐｉｐｅｌｉｎｅｄ Ａｓｓｏｃｉａｔｉｖ
ｅ Ｍｅｍｏｒｙ Ｉｍｐｌｅｍｅｎｔｅｄ ｉｎ Ｖ
ＬＳＩ”（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、ｖｏｌ．２４、ｎ
１、１９８９年、２月、２８−３４ペ−ジ）；Ｈ．Ｓ
ＨＩＮ、Ｍ．ＭＡＬＥＫ、（Ａ Ｂｏｏｌｅａｎ Ｃｏ
ｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ
ａｎｄ ｉｔｓ Ａｐｐｌｉｃａｔｉｏｎｓ”Ｐｒｏｃ
ｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ ｖｏｌ．７
３、ｎ°６、１９８５年６月、１ １４２−１ １４４
ペ−ジ）。

【０００９】ほかにもたくさんの型の結合メモリ−構造
が、さまざまな出版物に記述されている。しかしなが
ら、これらの結合メモリ−の適用範囲は限られている。

【００１０】事実、従来技術（特に、前述の文献に記載
されている構造）は、目的とする一個または数個）の用
途に依存した構成（並列、ビット直列、語直列など）で
ある。

【００１１】本発明の長所は、結合メモリ−を複数の用
途に使用できることである。

【００１２】結合メモリ−の大きさは、二種類のパラメ
−タによって規制されている。即ち、経済パラメ−タ
と、技術パラメ−タである。

【００１３】経済パラメ−タによる規制は、メモリ−の
スピ−ド、メモリ−の大きさ、及びその費用（メモリ−
の費用は、ストックされている部品の費用とメモリ−素
子の相互連絡の費用で決まる）を調整した、種々の構成
を考慮することにより、緩和される。

【００１４】技術パラメ−タはメモリ−語の大きさとメ
モリ−の大きさを規制するものである。より正確に言え
ば、従来技術では、さまざまな適用分野において、各々
の用途のメモリ−構造を作りださずに結合メモリ−を使
用することは困難だということである。即ち、語、また
は長さが変化する語の結合処理、または、語の大きさが
増えたときの処理、メモリ−に集中したハ−ドウェア機
構がないので均等以外のテキスト操作やそこから生じる
複雑な使用はできないことなどである。

【００１５】本発明は、まさにこれらの技術パラメ−タ
による規制と解決できるものである。文献“Ａ ２０ｋ
ｂ ＣＭＯＳ Ａｓｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒｙ
ＬＳＩ ｆｏｒ Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌ
ｌｉｇｅｎｃｅ”（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔ
ｈｅ ＩＥＥＥ Ｉｎｔ Ｃｏｎｆｓ．ｏｎ Ｃｏｍｐ
ｕｔｅｒ Ｄｅｓｉｇｎ （ＩＣＣＤ ８６）５７４−
５７７ペ−ジ）では、語の結合で長さが変わる問題を解
決しようと試みている。著者は、事実、メモリ−語を切
って、３２ビットにコ−ド化した“情報”場と、８ビッ
トにコ−ド化した“番号”場にすることを記述してい
る。番号場は、一つの同じ結合に属する語に番号をつけ
ることができる。この解決法では，ハ−ドウェアの複雑
さという観点から、費用が高くつき、長さが変化する語
の処理をメモリ−面に集中することによりメモリ−の情
報場を大きくするという可能性は減る。該解決法が、長
さが変わる語の管理という問題を解決するとはいえ、特
に、テキスト中に一連のキャラクタ−が出現するのを認
識する操作には、適合しない。

【００１６】別の解決法は、Ｃ．ＳＴＯＲＭＯＮ、Ｍ．
ＢＲＵＬＥ、Ｊ．ＯＬＤＦＩＥＬＤ、Ｊ．Ｃ．ＲＩＢＥ
ＩＲＯによる“Ａｎ Ａｒｃｈｉｔｅｔｕｒｅ Ｂａｓ
ｅｄｏｎ Ｃｏｎｔｅｎｔ−ａｄｄｒｅｓｓａｂｌｅ
Ｍｅｍｏｒｙ ｆｏｒ ｔｈｅ Ｒａｐｉｄ Ｅｘｅｃ
ｕｔｉｏｎ ｏｆ Ｐｒｏｌｏｇ（Ｐｒｏｃ．ｏｆｔｈ
ｅ Ｆｉｆｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎ
ｆｓ． ａｎｄＳｙｍｐｏｓｉｕｍ ｏｎ Ｌｏｆｉｃ
Ｐｒｏｇｒａｍｍｉｎｇ １４４８−１４７３ペ−
ジ、１９８８年、８月）である。この解決法は長さが変
わる語の処理という問題を解決するために、多数レポン
スを管理するモジュ−ルから出る信号を考慮しており、
ＰＲＯＧ内で条項を選択する。

【００１７】もうひとつの解決法では、まだ、メモリ−
に並んだ語すべてが、同じ大きさでなければならず、各
語の冒頭のアドレスをリサ−チ段階の前に知っていなけ
ればならない。この解決法は，Ｓｔｕａｒｔ Ｊ．ＡＤ
ＡＭＳが、“Ａ Ｐａｒａｌｌｅｌ ｇｅｎｅｒａｌ
Ｐｕｒｐｏｓｅ ＣＡＭ Ａｒｃｈｉｔｅｃｔｕｒｅ”
（Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｆｏ
ｕｒｔｈ ＭＩＴ Ｃｏｎｆｓ．Ａｄｖａｎｃｅｄ Ｒ
ｅｓｅａｒｃｈ ｉｎ ＶＬＳＴ ５１−７１ペ−ジ、
１９８６年）に記載している。

【００１８】

【発明が解決しようとする課題】本発明の目的は、ただ
一個の集積回路に関して、一つの内容につき一つのアド
レス指定が必要な、あらゆる種類の用途に用いることの
できる機能性を集めた、結合メモリ−構造を提供するこ
とにある。

【００１９】

【課題を解決するための手段】本発明は、したがって、
長さが変わる語の結合または語の処理手段および、均等
テスト以外の操作処理手段を含む。これらの手段によ
り、本発明の構造によって実施された結合メモリ−は、
目的とする用途の幅を広げて、人工頭脳言語、デ−タ・
ベ−ス操作、および一連のキャラクタ−認識段階を必要
とするあらゆる操作をすることができる。

【００２０】以下の記述において、語の結合は一群の順
序だった語であり、該語の数は、各語の長さと同様に変
化するものとする。

【００２１】正確にいえば、本発明の目的は少なくとも
一個のデ−タ・レジスタにストックされ、該レジスタか
ら出力可能な複数のデ−タと、リサ−チ・デ−タ（リサ
−チ項とも呼ぶ）とを比較することができる結合メモリ
−で、 −デ−タ・レジスタの出力に接続された入力を有し、リ
サ−チ・デ−タを処理し、該リサ −チ・デ−タをスト
ック・デ−タと比較する比較手段を備え、該比較手段
は、少なくとも一つの出力に結果デ−タを供給し、 −比較手段の出力に接続した少なくとも一つの入力を有
し，リサ−チ・デ−タをストック ・デ−タと比較した
あと得られた結果デ−タを処理する送信手段と、 −コマンド入力に比較手段と送信手段を接続して、比較
手段と送信手段の間の情報交換を コントロ−ルするコ
ントロ−ル手段を備える結合メモリ−において、操作手
段が長さが異なる語の結合処理ユニットを有し、各リサ
−チ・デ−タと、各ストック・デ−タが、一語または、
長さが変わる語の結合を一個含むことを特徴とする。

【００２２】有利なのは、比較手段が、メモリ−平面
と、前処理ユニットを有し、リサ−チ・デ−タから比較
デ−タを生成し、メモリ−面で、複数の比較機能を行う
ことである。

【００２３】さらに、比較手段は、前処理ユニットの出
力とメモリ−平面の入力に接続されたマスキング・ユニ
ットを有し、一個の比較デ−タ語の少なくとも一部分を
マスクして、メモリ−平面において、語のマスクされて
いない部分が、ストック・デ−タ語の対応部分と比較さ
れるようにする。

【００２４】

【実施例】本発明の実施方法によれば、前処理ユニット
は、一方で、デ−タ・レジスタの出力と、コントロ−ル
・ユニットの入力に接続されたずれレジスタと、該コン
トロ−ル・ユニットの出力に接続されたビット演算器
と，ビット演算器の出力に接続されたデコ−ダを備え、
他方で、デ−タ・レジスタの出力に接続されたアドレス
・レジスタと、アドレス・レジスタの出力と、デコ−ダ
出力に接続されて、比較デ−タを供給する排他的ＯＲ論
理回路とを備える。

【００２５】本発明の別の実施方法によれば、前処理ユ
ニットは、一方で、デ−タ・レジスタの出力と、コント
ロ−ル・ユニットの入力に接続された第一シフト・レジ
スタと、該コントロ−ル・ユニットの出力に接続された
第二シフト・レジスタを備え、他方で、デ−タ・レジス
タの出力に接続されたアドレス・レジスタと、アドレス
・レジスタの出力と第二シフト・レジスタの出力に接続
されて、比較デ−タを供給する排他的ＯＲ論理回路とを
備える。

【００２６】更に有利な点は、一つの同じ結合の語の間
の対話を管理する語処理モジュ−ルを備え、一つの結合
の各語は、結合のなかで語の位置を示す位置場と、リサ
−チ・デ−タ語とストック・デ−タ語を比較した結果を
示す比較場とを備え、対話の管理は、位置場と比較場に
含まれる指示機能に応じて行われる。

【００２７】更に、結合処理ユニットは、多数レポンス
管理モジュ−ルを備え、各々の結果デ−タに一つのアド
レスを生成する。

【００２８】本発明の他の長所と特徴は、図面を参照し
ながら以下に記述されるが、少しもこれに制限されるも
のではない。

【００２９】図１は、本発明による結合メモリ−構造の
機能図である。この結合メモリ−は、メモリ−素子、処
理素子、デ−タおよびアドレス伝送素子といった、さま
ざまなタイプの素子を含む。メモリ−素子は、アドレス
・レジスタ、デ−タ・レジスタ、レポンス・レジスタ、
マスキング・レジスタといったさまざまなレジスタで構
成される。処理素子は、マスキング・モジュ−ル、走査
モジュ−ル、結合メモリ−平面、多数レポンス管理モジ
ュ−ル、長さが変わる語処理モジュ−ル、およびコント
ロ−ル・ユニットから成る。

【００３０】図１では、アドレス・バスをＢＡ、デ−タ
・バスをＢＤとした。これらのバスは，特に、走査モジ
ュ−ル、メモリ−平面、およびコントロ−ル・ユニット
へアドレスＡｄとデ−タＡｒｇを伝送することができ
る。

【００３１】メモリ−平面１は、静的なメモリ−点の集
りで構成され、各点は、一般に、一群のトランジスタか
ら成り、情報および一個の比較論理をメモリ−する。実
際に、結合メモリ−に入力されたリサ−チ項Ａｒｇは、
該メモリ−（たとえばデ−タ・レジスタの）にメモリ−
され、ストックされたデ−タと比較される。

【００３２】また、このメモリ−平面１に加えて、比較
手段は、走査モジュ−ル３、マスキング・レジスタ５、
マスキング・モジュ−ル７から成る。

【００３３】結合メモリ−は更に、結果蓄積モジュ−ル
９、レポンス・レジスタ１１、長さが変わる語処理モジ
ュ−ル１３、多数レポンス管理モジュ−ル１５から成
る。また、結合メモリ−は、アドレス・レジスタ１７と
デコ−ダ１９を含む。

【００３４】コントロ−ル・ユニット２１は、結合メモ
リ−の異なったモジュ−ルとレジスタの間の情報交換の
コントロ−ルをする。

【００３５】リサ−チ項Ａｒｇは、比較手段、より詳し
くは、走査モジュ−ル３に、デ−タ・バスＢＤを介し
て、入力される。同様に、メモリ−平面１に含まれるデ
−タは、デ−タ・バスＢに等しく伝送され、コントロ−
ル・ユニット２１がこのデ−タに関する情報を受信し、
管理する。また、デ−タ・バスＢＤは、比較デ−タか、
読みまたは書きデ−タ一個のアドレスを受信する。

【００３６】本発明の結合メモリ−構造は、前述したよ
うに、リサ−チ項とメモリ−のストック・デ−タの間
で、均等以外の操作を行うことができる。この構造は、
従って、あらゆる種類の比較操作（不均等、優等テス
ト、劣等テストなど）を一連の均等等操作に帰着し、従
来技術に用いられた、メモリ−面に関して、メモリ−面
の論理回路を付加えることはない。

【００３７】そのために、走査モジュ−ル３、マスキン
グ・レジスタ５、およびマスキング・モジュ−ル７を用
いる。走査モジュ−ル３により、リサ−チ項Ａｒｇから
の比較デ−タを管理することができる。この比較デ−タ
は、マスキング・モジュ−ルに入力されるのに適してお
り、一部分がそこで処理されてから、メモリ−平面１に
入力されて、メモリ−のストック・デ−タと比較され
る。

【００３８】より正確にいうと、この走査モジュ−ル
は、図２のＡに示されている第一実施例により、シフト
・レジスタ３１、演算器３２、デコ−ダ３３、アドレス
・レジスタ３５、および排他的ＯＲ論理ゲ−ト３６をふ
くむ。シフト・レジスタ３３は、出力で、図のＵＣで表
されているコントロ−ル・ユニットに接続されている。
演算器３２は，入力で、コントロ−ル・ユニットＵＣ
に、出力で、デコ−ダ３３に接続されている。シフト・
レジスタ３１、演算器３２、デコ−ダ３３から成るグル
−プと並列して、アドレス・レジスタ３５が接続され、
該レジスタ３５と、該３１、３２、３３のグル−プは、
排他的ＯＲ論理ゲ−トの二個のゲ−トに接続されてい
る。

【００３９】リサ−チ項は、アドレス・レジスタ３５
と、３１、３２、３３のグル−プに入力される。リサ−
チ項は、一方で、アドレス・レジスタ３５にメモリ−さ
れ、他方で、シフト・レジスタ３１に入力される。この
とき、演算器３２は、多くの場合、最高値３２で初期化
される。

【００４０】次に説明する比較テストにおいて、リサ−
チ項は５ビットで構成される。この場合、演算器は、値
５で初期化される。

【００４１】時計がパルスを刻むたびに、シフト・レジ
スタ３１は、左側にシフトする。即ち、小さいビットか
ら、より大きいビットにシフトする。シフトするたび
に、演算器３２は、内容を１減少する。このシフトおよ
び減少操作は、シフト・ジスタ３１の出力が０ビットに
なるまで、繰返される。このとき、デコ−ダ３３は、演
算器３２が含んでいる値，即ち、最後のビット位置を０
にした値を受信する。そのとき、デコ−ダ３３は，出力
で、このビットを１の位置にし、他のビットを０にして
示す。この最後のデ−タ（即ち、最後のビット位置が０
を示すデ−タ）が、入力Ｅ１から排他的ＯＲ論理回路に
入力され、同時に、アドレス・レジスタ３５にメモリ−
されているリサ−チ項Ａｒｇは、入力Ｅ２から、排他的
ＯＲ論理回路３６に入力される。そのとき、この最後の
二つのデ−タから、図では、ＭＭで示しているマスキン
グ・モジュ−ルの方へ比較デ−タは送られる。シフト・
レジスタ３２の状態の情報は、コントロ−ル・ユニット
に送られて、マスキング・レジスタに情報を伝えること
ができる。

【００４２】走査モジュ−ルの別の実施例は図２のＢに
示されている。この実施例によれば、走査モジュ−ル
は、アドレス・レジスタ３５に並列接続された、二個の
シフト・レジスタ３１と３４を含む。

【００４３】第一シフト・レジスタ３１は、入力で、リ
サ−チ項Ａｒｇを受信する。その出力は、ＵＣで示した
コントロ−ル・ユニットに接続されている。第二シフト
・レジスタは、入力で、該コントロ−ル・ユニットＵＣ
に接続され、出力で、排他的ＯＲ論理回路に接続されて
いる。アドレス・レジスタ３５の出力と、第二シフト・
レジスタの出力は、排他的論理ゲ−トのそれぞれの入力
Ｅ１とＥ２に接続されている。第一シフト・レジスタ３
１は、リサ−チ項の値を受信する。アドレス・レジスタ
３５についても同様で、該リサ−チ項をメモリ−する。
初期状態では、シフト・レジスタ３４の第二レジスタ
は、大きいビットを除いて、即ち、大きいビットが１
で、他のすべてのビットが０であるときを除いて、０で
初期化される。

【００４４】また、第一シフト・レジスタ３１が、リサ
−チ項Ａｒｇにシフト操作を行う毎に、出力ビットに応
じて、二通りの処理ができる。つまり、出力ビットが０
ならば第二シフト・レジスタ３４は、その内容を右側に
一位置シフトする。即ち，大きいビットから、より小さ
いビットにいく。出力ビットが１であれば、排他的ＯＲ
論理ゲ−ト３６の実施を、入力において、一方では，ア
ドレス・レジスタ３５のリサ−チ項と共に、他方では、
第二シフト・レジスタの内容と共に、コマンドする。論
理回路３６の出力では、比較デ−タが、図ではＭＭで示
しているマスキング・モジュ−ルに入力される。

【００４５】走査モジュ−ルの第一実施例と同様に、第
一シフト・レジスタ３１の状態に関する情報は、コント
ロ−ル・ユニットに送られて、該第一シフト・レジスタ
３１の状態に関する情報を、マスキング・レジスタに戻
す。

【００４６】このマスキング・レジスタは、本発明の実
施例によれば、シフト・レジスタを含む。そのため、比
較操作に介入するリサ−チ項のビット（即ち、比較デ−
タ）を示すことができる。初期状態では、すべてのビッ
トは、１で初期化される。時計がパルスを刻むたびに、
マスキング・レジスタは、内容を右側に（即ち、大きい
ビットから小さいビットの方へ）、一位置シフトする。
このようにして、“０値”から戻るビットは、比較に含
まれるビットに対応する。“１”に残るビットは、マス
クされたビットに対応する。

【００４７】排他的ＯＲ論理ゲ−トが、リサ−チ項を含
むアドレス・レジスタ３５の内容とデコ−ダ３３の出力
（あるいは，第二じっしれいの第二シフト・レジスタ３
４）の間で、操作を行う結果、いわゆる“比較デ−タ”
値が得られる。このようにして、初期リサ−チ項を再生
し、最初のビットを０から１にする。

【００４８】排他的ＯＲ演算子は、二つの不均等テスト
（優等または劣等）で、普遍である。事実、実施された
操作が、“Ａは劣等か？”というようなテストの場合、
走査モジュ−ルが行う段階では、リサ−チ基準として、
ビットを０にする。反対に、操作が、“Ａは優等か？”
という型のテストである場合、走査段階では、リサ−チ
基準として，ビットをリサ−チ項と等しくする。

【００４９】本発明による構造では、不均等テストを、
Ｘビット片（Ｘは、メモリ−語の大きさ、たとえば、
“３２”）で、逐次、該メモリ−語の大きさ（Ｘビッ
ト）以上のデ−タを用いて行う。２Ｘビットに関する不
均等テストの場合、内容が、デ−タＡ（リサ−チ項とみ
なされる）以下の結合メモリ−のあらゆる語を、リサ−
チ操作するには、次のような関数を用いて、Ｘビット片
に関して、二段階で、不均等テストを行う。 （Ａ１＞Ｂ１）＋（Ａ１＝Ｂ１）（Ａ２＞Ｂ２）の場合
（Ａ＞？）＝１ ここで、Ａ１とＢ１は、大きい最初のＸビット、Ａ２と
Ｂ２は、小さい最後のＸビットである。

【００５０】他の大部分の比較操作は、均等および不均
等を対象とするテスト操作手段で行うことができる。従
って、本発明によれば、結合メモリ−構造をいちいち変
える必要はない。

【００５１】間隔［Ｂ，Ｃ］に含まれる値のリサ−チ操
作は、次のような段階を経てなされる。 第一段階：まず、メモリ−・デ−タ値がＢより大きいか
という不均等テストを前述の操作で行う。 第二段階：また、ストック・デ−タ値がＣより小さいか
という不均等テストを前述と同様の手段で行う。

【００５２】第三段階：前述の第一、第二段階で得た結
果の交差を行う。この交差は、前述の各段階で得た、値
の間の均等操作を行うことから成る。

【００５３】本発明による構造はまた、最高値のリサ−
チ（劣等値または優等値による）収束、絶対限度の計
算、近接リサ−チのような操作を行うことができる。こ
れらすべての操作は、一連の均等およびまたは不均等操
作に帰着する。

【００５４】図１はまた、送信手段を示している。この
手段は、結果蓄積モジュ−ル９、レポンス・レジスタ１
１、長さが変わる語処理モジュ−ル１３、多数レポンス
管理モジュ−ル１５から成る。

【００５５】この送信手段は、特に、大きさが結合メモ
リ−の容量によってのみ制限される、長さが変わる結合
を、処理することができる。

【００５６】大きさがさまざまな結合、即ち、変化語を
いくつか含む結合を管理するには、コ−ド化した結合
に、いくつかの補足情報を入力して、一つの同じ結合に
属する語どうしの対話と、系統分けをおこなう。そのた
めに、ここでは，“ＴＡＧ”と呼ばれる、長さ変化語処
理モジュ−ルを用いている。

【００５７】このＴＡＧモジュ−ルを用いるために、各
デ−タ（リサ−チ・デ−タおよびまたはストック・デ−
タ）と、特に，各結合語とに、“Ｎｅｘｔ”という場を
与える。“Ｎｅｘｔ”は、長さ変化語の結合において語
の位置に関する情報を含む。

【００５８】本発明の実施例によれば、場Ｎｅｘｔは、
ストック・デ−タ語に与えられる。場Ｎｅｘｔが、リサ
−チ・デ−タ語に与えられる別の実施例を以下に記述す
る。

【００５９】この場Ｎｅｘｔはまた“語位置の場”とも
呼ばれる。

【００６０】各結合の各語は、更に、図３、４でＲｅｐ
と名付けているレポンス場（あるいは結果場）を含む。
この場は，情報が結合している語をストック・デ−タ語
と比較する際得られるレポンス情報を含む。

【００６１】ＴＡＧモジュ−ルは、“ＴＡＧ片”また
は、ＴＡＧ−ＳＬＩＣＥ”と呼ばれる複数の部分から成
る。これらのＴＡＧ−ＳＬＩＣＥは、たとえ、外側から
みて、ＴＡＧモジュ−ルが行った処理が非同期であって
も、同期するように構成される。

【００６２】図３は一連のＴＡＧ−ＳＬＩＣＥを含む長
さ変化語処理モジュ−ルの構造を示した。各ＴＡＧ−Ｓ
ＬＩＣＥは、レポンス場Ｒｅｐと、処理語のＮｅｘｔ場
を考慮に入れている。たとえば、図３では、第１ＴＡＧ
−ＳＬＩＣＥ、ＴＳｉは、レポンス場ＲｅｐｉとＮｅｘ
ｔ場Ｎｅｘｔｉを備える結合のｉ番目の語を処理する。
この第１ＴＡＧ−ＳＬＩＣＥ、ＴＳｉは、従って、前記
情報Ｒｅｐｉと、もうひとつの情報Ｎｅｘｔｉを考慮に
入れる。更に、このＴＡＧ−ＳＬＩＣＥはＥｎａｂｌｅ
（Ｅｎ−ｉｎまたはＥｎ−ｏｕｔ）と呼ばれる対話信号
手段で、レポンス信号を受信し、この対話信号は，前の
ＴＡＧ−ＳＬＩＣＥ、即ち、結合のｉ−１番目の語を処
理するＴＡＧ−ＳＬＩＣＥから生じる。実際に、各対話
信号は、ＴＡＧ演算子の、連続する二片の同期を保証す
る。

【００６３】このＴＡＧ−ＳＬＩＣＥは、更に、ｉ−１
番めの語を処理するＴＡＧ−ＳＬＩＣＥから生じる信号
Ｓｏｍｅ／Ｎｏｎｅ、Ｓ／Ｎｉ−1 を受信する。この信
号Ｓｏｍｅ／Ｎｏｎｅは、コントロ−ル・ユニットに、
レポンスの有無を示す。この信号は、選択信号に使われ
る。選択信号Ｓｅｌは、マスタ−・スレ−ブ型フリップ
・フロップ回路Ｄｉに送られて、語が位置ｉ以下の位置
をもつ結合において，既に比較された結果の状態を信号
で知らせる。実際にＲｅｐｉは、ｉ番目の語がメモリ−
にあるかどうかを示す。信号Ｓｏｍｅ／Ｎｏｎｅ、Ｓ／
Ｎｉ−1 は、ｉ−１番目の語のＴＡＧ−ＳＬＩＣＥに見
いだした結果を伝える。このようにして、ｉ番目の語が
メモリ−内にある場合、つまり、Ｒｅｐｉが１に等しい
（即ち、Ｒｅｐｉはｉ番目の語が、メモリ−にあるとい
う情報を含んでいる）場合、およびｉ−１番目の語から
生じている信号Ｓｏｍｅ／Ｎｏｎｅ、Ｓ／Ｎｉ−1 が結
合の処理部分がメモリ−内にあることを示す場合、信号
Ｓｅｌｉは、フリップ・フロップ回路Ｄｉに情報を送っ
て、ｉ番目の語までの結合部分が、メモリ−内にあった
ことを示す。同時に、ＴＡＧ−ＳＬＩＣＥから、フリッ
プ・フロップ回路Ｄｉの入力ｉに、一個の信号が送られ
る。Ｑｉ値（値０または１）は、結合の冒頭がメモリ−
内でそのまま見つかったかどうかを示す。

【００６４】フリップ・フロップ回路Ｄｉのハイ出力
は、信号Ｓｏｍｅ／Ｎｏｎｅ、Ｓ／Ｎｉを次のＴＡＧ−
ＳＬＩＣＥ、ＴＳｉ＋1 の方に送る。即ち、ＴＡＧ−Ｓ
ＬＩＣＥは、ｉ＋1 番目の結合語を処理している。ｉ番
目の語のＴＡＧ−ＳＬＩＣＥはまた、ＴＡＧ−ＳＬＩＣ
Ｅ、ＴＳｉ＋1 行きの信号Ｅｎａｂｌｅを管理する。

【００６５】長さ変化語処理モジュ−ルのすべてのＴＡ
Ｇ−ＳＬＩＣＥについても、結合のｉ番目および最終語
まで同様である。その場合、最終フリップ・フロップ回
路Ｄｎの出力でＱｎ値が得られる。

【００６６】この様にして、結合の最初の場Ｎｅｘｔに
おける指示（たとえば、考察している語が結合の最初に
あるという指示）により、比較に含まれている結合の最
初のレポンスを計算することができる。次の選択の間
に、結合の最初の語の演算子最初のＴＡＧ−ＳＬＩＣ
Ｅ）は、信号Ｅｎａｂｌｅ−ｏｕｔ（出力にあるＥｎａ
ｂｌｅ信号、Ｅｎ−ｏｕｔ）を次にくるの方向に生成
し、最初の語に続く語のレポンスを考慮に入れるだけで
はないようにしている。次に、信号Ｅｎａｂｌｅ−ｉｎ
（入力にある信号Ｅｎａｂｌｅ、Ｅｎ−ｉｎ）を０に戻
して，次に続く語を比較している間に得られるレポンス
を、このレベルだけで考察することがないようにしてい
る。

【００６７】この信号値は、Ｅｎａｂｌｅ−ｉｎの信号
値に依存する。信号Ｅｎａｂｌｅは、ひとつの同じ結合
の一素子が二つ現れたときの同時レポンスを予め考察す
ることができる。

【００６８】結合の最後の語を除いて、ひとつの同じ結
合の全ての素子は、得られたレポンス信号値Ｒｅｐｉが
何であろうと、信号Ｓｅｌｉがゼロにおかれる。従っ
て、全ての結合に得られた結果を反映するのは、各結合
の最後の語の選択信号値である。

【００６９】ひとつの同じ結合の続く二語間におけるレ
ポンス信号は、信号Ｓｏｍｅ／Ｎｏｎｅ（レポンスの有
無を示す）を各ＴＡＧ−ＳＬＩＣＥで計算して伝達され
る。各結合の最後の選択信号値Ｓｅｌは正しく計算する
ようにする。

【００７０】図４は、演算子ＴＡＧ、特に、ＴＡＧ片、
即ちＴＡＧ−ＳＬＩＣＥの論理回路図を示した。この論
理回路は、論理ゲ−トＮＯＲおよび逆転装置を備えてい
る。

【００７１】ＴＡＧ−ＳＬＩＣＥの入力では、図３で説
明したように、レポンス場Ｒｅｐｉがあり、同じＮＯＲ
ゲ−トの二つの入力に位置がＡｉ、Ｂｉのビットがあ
る。また、ＴＡＧ−ＳＬＩＣＥ、ＴＳｉ−1 から生じる
Ｅｎａｂｌｅ信号Ｅｎｉ−1 と、この同じＴＡＧ−ＳＬ
ＩＣＥ、ＴＳｉ−1 から生じる信号Ｓｏｍｅ／Ｎｏｎ
ｅ、Ｓ／Ｎｉ−1 がある。また、二個の時計は、時計信
号ＣＬＫ１とＣＬＫ２をＮＯＮ−ＥＴゲ−トに送り、コ
マンドＡＳＳＯＣは、入力でコントロ−ル・ユニットか
ら送られている。このコマンドＡＳＳＯＣは、Ｘビット
（たとえば３２）より大きい結合を処理することを示し
ている。従って、コマンドＡＳＳＯＣは、コントロ−ル
・ユニットによって管理されている。

【００７２】内容によってそれぞれアドレッシングする
という操作により、デ−タ・レジスタ、マスキング・レ
ジスタ、内容毎のアドレッシング、および得られたレポ
ンスの読取りについての情報をコ−ド化することができ
る。アドレッシング操作が含むパラメ−タは、実現でき
る結合アクセスの型（単一または複数アクセス）、マス
ク値、選択キ−値、および行われるべき複数レポンスの
管理（第一レポンスの読取り、次のレポンスの読取り、
全てのレポンスの読取り）を示している。

【００７３】また図４の論理回路図には、一個のＴＡＧ
−ＳＬＩＣＥのさまざまな出力、即ち、出力、Ｅｎａｂ
ｌｅ−ｏｕｔ、情報を次のＴＡＧ−ｓｌｉｃｅに送る出
力Ａｓｓｏｃ、選択信号Ｓｅｌの出力、および信号Ｓｏ
ｍｅ／Ｎｏｎｅの出力が表されている。

【００７４】各結合の最後の選択信号Ｓｅｌｎの値
“１”は、複数レポンス管理モジュ−ルが、フリップ・
フロップ回路の出力で接続されて、一つの同じ結合の全
ての語が、選択基準に応えることを示す。値“０”は、
逆に、ひとつの同じ結合の全ての語が選択基準に応える
訳ではないことを示す。

【００７５】大きさが変わる結合をこのように処理する
ことにより、操作シ−ケンスを均質に保護し、偶然の周
辺効果を避け、また、内容によるアドレッシング操作の
型がどうであれ、通常の型の複数レポンス・モジュ−ル
を用いることができる。この複数レポンスを管理するモ
ジュ−ルにより、ＴＡＧの出力でのレポンスの読取りが
保証される。このレポンスの読取りは、以下のような、
いくつかの方法で行うことができる。即ち、 −ひとつの同じ結合のレポンスは、最終レポンスから読
取れる。その場合にはメモリ−が重なって構成されてい
る。 −これらのレポンスは、最初のレポンスから読取れる。

【００７６】ひとつの同じ結合のレポンス読取りの実施
例がどのようなものであろうと、加算器／減算器が使わ
れる。この加算器／減算器は、入力で、結合の大きさと
選択基準を満足する最後の選択信号Ｓｅｌのアドレスを
受信する。

【００７７】レポンス読取りの第一実施例、即ち、読取
りが最終レポンスからされるとき、アドレスは、レポン
スが読まれるにつれて減少する。

【００７８】第二実施例で、レポンスが第一レポンスか
ら読取られる場合、複数レポンス管理モジュ−ルが供給
するアドレスと結合の大きさとの間で引算を行って、最
初の語から読取りを開始するようにする。

【００７９】複合結合で、たとえば、テキスト中の一連
のキャラクタ−をリサ−チ操作する場合には、結合メモ
リ−構造を用いることができる。この場合、リサ−チ操
作は、リサ−チ・キ−の場Ｎｅｘｔ、つまりメモリ−内
の各結合語の場Ｎｅｘｔよりもむしろリサ−チ項の場Ｎ
ｅｘｔを用いておこなう。このことにより、操作ＴＡＧ
の役割を変えないままで、メモリ−内テキストの一つ、
また時によっては複数のチェ−ンの冒頭を位置づけるこ
とができる。

【００８０】図１に戻ると、この図では、多数レポンス
管理モジュ−ル１５が、出力で、アドレス・レジスタ１
７の入力に接続されている。事実、ＴＡＧ１３の出力で
得られた結果は、この多数レポンス管理モジュ−ルに入
力されて、各デ−タに一個のアドレスを生成する。該デ
−タはそのとき、アドレス・レジスタ１７に入力され、
次に、アドレス・レジスタからデコ−ダ１９に送られ
る。デコ−ダ１９は、それを解読し、メモリ−平面１に
読取られるに適したデ−タを供給する。

【００８１】この構造の別の実施例によれば、アドレス
・レジスタ１７を、図には示していないデ−タ・レジス
タと並列接続し、アドレス・レジスタとデ−タ・レジス
タそれら自体を、加算器／減算器に接続することができ
る。この加算器／減算器は、同様に、入力で、実施操作
の型、つまり、加算または減算を受信する。

【００８２】図５は、不均等テストの段階を示した。リ
サ−チ項は，デ−タ０１０１０であり、それを、メモリ
・デ−タ１００１０、０１０１１、００１０１、および
１１０１０と比較しようとしている。

【００８３】この不均等テストでは、内容が０１０１０
より大きい、メモリ−全ての語を決めようとしている。
この不均等操作は、一連の均等操作に帰着する。リサ−
チ項の各ビット０１０１０については，以下の段階を経
る。 −大きいビットからリサ−チ項をとりのぞき，ビット
“０”を探す。 −このビットを“１”に初期化する。“１”に初期化さ
れたビットよりも小さいビット全てをマスクする。 −メモリ−全ての語について均等テストを行う。 −レポンス・レジスタに結果を蓄積する。

【００８４】従って、リサ−チ項よりも大きいメモリ−
デ−タをリサ−チする。この図では、ブロックＡにリサ
−チ項、ブロックＢ１、Ｂ２、Ｂ３、Ｂ４にメモリ−・
ストック・デ−タ、ブロックＣ１、Ｃ２、Ｃ３、Ｃ４に
それぞれの比較の後で得られたレポンスを示した。

【００８５】本発明の結合メモリ−により実施される全
ての操作同様、不均等テストは、均等テストの連続操作
に帰着する。また、Ａのリサ−チ項は、均等テストによ
り、メモリ−内にストックされているデ−タＢ１、Ｂ
２、Ｂ３、Ｂ４と連続して比較される。デ−タＡがメモ
リ−・デ−タのいずれとも等しくない場合、Ｃ１、Ｃ
２、Ｃ３、Ｃ４のレポンスはない。

【００８６】リサ−チ項はそのとき走査モジュ−ルに入
力され、次に、マスキング・ユニットに入力されて処理
される。走査モジュ−ルのデコ−ダ（または、第二実施
例の第二レジスタ）の出力で生成された値は、１０００
０である。走査モジュ−ルの出力、即ち、排他的ＯＲ論
理回路の出力で、得られた比較デ−タは、そのとき１１
０１０である。リサ−チ項は、従って、最初のビット
“０”を“１”にして再生される。ゆえにリサ−チ項は
修正されて、大きいビットを“１”に設定し、続く値を
マスクして、この均等操作では考慮に入れない。値が１
の大きいビットは、均等テストにより、デ−タＢ１、Ｂ
２、Ｂ３、Ｂ４の大きいビットと比較される。レポンス
は、Ｃ１が“１”、Ｃ４が“１”、Ｃ２、Ｃ３は０であ
る。

【００８７】図５のＴ３において、Ｔ２のデ−タＡは、
再び、走査モジュ−ルとマスキング・ユニットで処理さ
れ、０１１に続いて二個のビットをマスクする。従っ
て、一番大きい三個のビット０１１が、メモリ−・スト
ック・デ−タの対応するビット、即ち、デ−タＢ１のビ
ット１００、デ−タＢ２のビット０１０、デ−タＢ３の
００１、デ−タＢ４の１１０と比較される。得られたレ
ポンスは、Ｃ１、Ｃ４では１、Ｃ２、Ｃ３では０であ
る。

【００８８】最後に、図５のＴ４において、Ｔ３のデ−
タＡは、再度、走査モジュ−ルとマスキング・ユニット
で、処理されて、０１０１１になる。このように、全て
のデ−タＡは，均等テストによって、デ−タＢ１、Ｂ
２、Ｂ３、Ｂ４と比較され、レポンスは、Ｃ１、Ｃ２、
Ｃ３、Ｃ４で１、Ｃ３で０である。

【００８９】この図は、いかに不均等テストを一連の均
等テストに帰着することができるかを表している。

【００９０】図６は、二つの限界Ｘ０１１１０、Ｙ１１
０００の間に含まれる、一連の値をリサ−チ操作する段
階を示した。この図が、前の図よりもより簡潔に記述さ
れている訳は，不均等（優等および劣等）操作が一連の
均等操作に帰着するために、比較の原理が明らかに同一
だからである。

【００９１】したがって、このリサ−チ操作では、間隔
［Ｘ、Ｙ］に含まれる値をリサ−チする。そのために、
リサ−チされた値より小さい不均等Ｘと、該リサ−チさ
れた値より大きい不均等Ｘをテストする。次に、前述の
二つのテストでそれぞれ得られた結果を交差する。

【００９２】ゆえに、Ｘ値は第一リサ−チ項で、Ｙ値は
第二リサ−チ項である。値、Ｗ１、Ｗ２、Ｗ３、Ｗ４
は、メモリ−・ストック・デ−タの値、Ｋ１、Ｋ２、Ｋ
３、Ｋ４は、第一不均等テスト（Ｘ＜？）で得られたレ
ポンス、Ｚ１、Ｚ２，Ｚ３、Ｚ４は、第二不均等テスト
（Ｙ＞？）で得られたレポンスである。

【００９３】図６のＴ１、Ｔ２、Ｔ３は、Ｘより大きい
値を見付けるために連続して行われた三つの均等操作を
示す。図６のＴ４、Ｔ５、Ｔ６は、Ｙより小さい値を見
付けるべく行われた、三個の均等を操作の結果を示す。
図６のＴ３では、Ｔ１、Ｔ２の中間値を決めた後の、第
一テストのレポンス葉、Ｋ１、Ｋ４が１、Ｋ”、Ｋ３が
０となる。表６では、Ｋ１、Ｋ２、Ｋ３、Ｋ４のレポン
スをメモリ−し、Ｔ４、Ｔ５の中間値を決めたあとで、
レポンスをＺ１、Ｚ４が１、Ｚ２、Ｚ３を０に決めた。
メモリ−に含まれ、また，間隔［Ｘ、Ｙ］に含まれる値
は、従って，Ｗ１は１００１１、Ｗ４は１００１０であ
る。

【００９４】この構造により、均等操作と同様に、不均
等操作、二つの限度の間のリサ−チ操作、最高値リサ−
チ操作、収束操作、絶対限度の計算、近接リサ−チ操作
といったこれら全ての操作を、一連の均等操作に帰着し
て実施できることがわかる。

【００９５】

【発明の効果】この結合メモリ−構造により、また、構
造を変えないで、並列加算操作や、派生操作（乗法のよ
うな）を実施でき、メモリ−の全ての操作に関して、複
数の書込みができる可能性がある。

【００９６】更に、ＡＳＳＯＣ操作により行われたパラ
メ−タでできるコ−ド化で、操作に固有な処理が、並列
あるいはパイプラインで行われるだろう。このように、
結合メモリ−は、主システムに関して独立しており、シ
ステムのプロセッサに定期的に呼出しをしなくても一連
の処理が行なえる。

【図面の簡単な説明】

【図１】本発明による結合メモリ−構造を機能的に示
す。

【図２】図２のＡおよびＢは、走査モジュ−ルの二通り
の実施方法を機能的に示す。

【図３】長さが変わる語の処理モジュ−ル構造を機能図
である。

【図４】演算子ＴＡＧ、即ち、長さが変わる語を処理す
る演算子の論理図である。

【図５】０１０１０値を例としたリサ−チ・デ−タの不
均等テストの段階を示す。

【図６】二個の限界の間に含まれるデ−タをリサ−チす
る操作を示し、限界は、０１１１０値と１１００１値に
よって実施される。

【符号の説明】

１ メモリー平面 ３ 走査モジュ−ル ５ マスキング・レジスタ ７ マスキング・モジュール ９ 結果蓄積モジュール １１ レポンス・レジスタ １３ 長さが変わる語処理モジュール １５ 多数レポンス管理モジュール １７、３５ アドレス・レジスタ １９、３３ デコーダ ２１ コントロール・ユニット ３１ シフト・レジスタ ３６ 排他的ＯＲ論理ゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダナ・ミシェル フランス国 75013 パリ、リュ・ド・ ラ・コロニ 53

Claims (7)

【特許請求の範囲】
1. 【請求項１】 少なくとも一つのデ−タ・レジスタにス
   トックし、該レジスタの出力可能な複数のデ−タとリサ
   −チ・デ−タとを比較することのできる結合メモリ−
   で、 −デ−タ・レジスタの出力につながれた入力を有し、リ
   サ−チ・デ−タを処理して、該リサ−チ・デ−タをスト
   ック・デ−タと比較する比較手段（１、３、５、７）を
   備え、該比較手段は、少なくとも一つの出力に、結果デ
   −タを供給し、 −比較手段の出力につながれた少なくとも一つの入力を
   有し、リサ−チ・デ−タとストック・デ−タの比較後に
   得られた結果デ−タを処理する送信手段と、 −比較手段と送信手段の間の情報交換をコントロ−ルす
   るコントロ−ル・ユニット（２１）とを含む、結合メモ
   リ−において、 送信手段は、長さが変化する語の結合処理ユニット（１
   ３）を含み、各リサ−チ・デ−タとストック・デ−タ
   は、一語または長さが変わる語の結合一個を含むことを
   特徴とする結合メモリ−。
2. 【請求項２】 請求項１記載の結合メモリ−において、
   比較手段はメモリ−平面１と前処理ユニット（３、５、
   ７）を有し、リサ−チ・デ−タから比較デ−タを生成
   し、メモリ−面で複数の比較機能を行うことを特徴とす
   る結合メモリ−。
3. 【請求項３】 請求項２記載の結合メモリ−において、
   比較手段は更に、前処理ユニットの出力と、メモリ−平
   面の入力につながれたマスキング・ユニット（５、７）
   を備え、比較デ−タの少なくとも一部分の語をマスキン
   グし、メモリ−平面においてマスクされていない語の部
   分を、ストック・デ−タ語の対応する部分と比較するよ
   うにすることを特徴とする結合メモリ−。
4. 【請求項４】 請求項２記載の結合メモリ−において、
   前処理ユニットは、一方で、デ−タ・レジスタの出力と
   コントロ−ル・ユニットの入力につながれたシフト・レ
   ジスタ３１）と、該コントロ−ル・ユニットの出力につ
   ながれたビット演算器３２）と、ビット演算器の出力に
   つながれたデコ−ダ（３３）とを備え、他方で、デ−タ
   ・レジスタの出力に接続されたアドレス・レジスタ（３
   ５）とアドレス・レジスタの出力とデコ−ダの出力に接
   続されて比較デ−タを供給する排他的ＯＲ論理回路とを
   備えることを特徴とする結合メモリ−。
5. 【請求項５】 請求項２記載の結合メモリ−において、
   前処理ユニットは、一方で、デ−タ・レジスタ出力とコ
   ントロ−ル・ユニットにつながれた第一シフト・ジスタ
   および該コントロ−ル・ユニットの出力につながれた第
   二シフト・レジスタ（３４）を備え、他方でデ−タ・レ
   ジスタの出力に接続されたアドレス・レジスタ（３５）
   および、アドレス・レジスタの出力と第二シフト・レジ
   スタの出力に接続されて比較デ−タを供給する排他的Ｏ
   Ｒ論理回路（３６）を備えることを特徴とする結合メモ
   リ−。
6. 【請求項６】 請求項１記載の結合メモリ−において、
   結合処理ユニットは、一つの同じ結合語の間の対話を管
   理するための語処理ユニット（１３）を備え、一つの結
   合の各語は、結合における語の位置を示す位置場と、リ
   サ−チ・デ−タ語をストック・デ−タ語と比較して結果
   を示す結果場を備え、位置場と結果場に含まれる指示に
   応じて対話が行われることを特徴とする結合メモリ−。
7. 【請求項７】 請求項１記載の結合メモリ−において、
   結合処理ユニットは、更に、多数レポンス管理モジュ−
   ル（１５）を含み、各々の結果デ−タにアドレスを生成
   することを特徴とする結合メモリ−。