JP3107595B2 - メモリアクセス制御装置及びメモリアクセス制御方法 - Google Patents
メモリアクセス制御装置及びメモリアクセス制御方法Info
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Description
式におけるメモリアクセス制御装置及びメモリアクセス
制御方法に関する。
クルでリード又はライトの一方しか行えず、またライト
サイクル中にはRAMの出力データは不定となるので、
RAMからリードしたデータに処理を施してRAMにラ
イトする場合には、処理を施したデータを一旦レジスタ
等に記憶させ、その記憶させたデータをRAMにライト
するようにしている。
御部の構成図である。RAMアクセス制御回路は、RA
M11と、各種演算、変換、加工等を行う処理部12
と、処理が施されたデータを記憶するレジスタ13とで
構成されている。なお、RAM11のリード、ライトの
制御、処理部12での処理内容の指示、レジスタ13に
データを格納する制御等は全てマイクロプログラムによ
り制御される。
(例えば、X'000A')をBCD変換(2進/10進変換)
してRAM11のX'100' 番地に格納する場合の図8の
回路の動作を、図9のタイムチャートを参照して説明す
る。
M11のX'100' 番地の内容をBCD変換してレジスタ
13に格納するマイクロプグラム命令が実行され、RA
M11のセレクト信号CSが「0」アクティブとなり、
アドレスとしてX'100' 番地が指定されRAM11から
出力データDOUT としてX'000A'が出力される。さら
に、処理部12において2進数のRAM11の出力デー
タDOUT X'000A'が10進数X'0010'に変換され、その変
換された値がレジスタ13に格納される。
で、レジスタ13の内容をRAM11のX'100' 番地に
格納するマイクロプログラム命令が実行され、RAMセ
レクト信号CSが「0」アクティブとなり、アドレスと
してX'100' 番地が指定される。そして、RAMライト
パルスWEが「0」アクティブとなったとき、レジスタ
13の10進数X'0010'がRAM11のX'100' 番地にラ
イトされる。
は、処理部12で処理の施されたデータをレジスタ13
に格納し、そのレジスタ13のデータをRAM11にラ
イトすることにより、ライト時にRAM11の出力デー
タが不定となってもライト動作を正常に行わせている。
との間にラッチ14を配置して、1クロックでRAM1
1に対するリード、ライト動作を行えるようにした第2
の従来例のRAMアクセス制御回路の構成を示してい
る。同図において、ラッチ14は、RAM11の出力デ
ータを一時記憶する回路である。
AM11のX'100' 番地の内容をBDC変換(2進/10
進変換)してRAM11のX'100' 番地に格納する場合
の図10の回路の動作を、図11のタイムチャートを参
照して説明する。
ト信号CSが「0」アクティブとなり、アドレスとして
X'100' 番地が指定されると、RAM11から出力デー
タとしてX'000A'が出力される。このときラッチパルス
LEは「1」でラッチ14はスルーとなっており、RA
M11の出力データはラッチ14を経て処理部15に入
力している。処理部15では、そのデータに対して2進
数から10進数への変換処理が開始される。
クト信号CSは「0」アクティブ、ラッチパルスLE
「0」、RAMライトパルスWE「0」アクティブとな
り、ライトアドレスとしてX'100' 番地が指定される。
このときラッチパルスLEは「0」でラッチ14はホー
ルド状態になっており、ラッチ14にはRAM11の出
力データX'000A'が保持されている。処理部15では、
ラッチ14に保持されているデータに対して2進/10進
の変換処理が継続して行われ、ライトパルスWEが
「0」アクティブとなったとき、変換された10進数X'0
010'がRAM11のX'100' 番地にライトされる。
イクルもラッチ14にRAM11の出力データが保持さ
れているので、処理部15での変換処理が継続して行わ
れ、クロックの後半サイクルで変換結果がRAM11に
出力される。従って、クロック後半のライトサイクルで
RAM11の出力データが不定となっても、処理部15
から出力されるデータによりライトデータが確定し、ラ
イト動作が支障なく行える。
AMのアクセス制御回路の構成図である。デュアルポー
トRAM16は、A系、B系の2つの出力ポートをも
ち、A系アドレス入力、B系アドレス入力の2つのアド
レス入力からアドレスを指定して、それぞれのポートを
独立にアクセス可能なRAMである。RAM16のA系
出力、B系出力には、それぞれラッチ17A、17Bが
接続されており、それぞれのラッチ17A、17Bの出
力は処理部18に入力している。
スX'100' 番地のデータX'000A'をリードして、それら
のデータを加算し、加算結果データX'0014'をB系のア
ドレスX'100' 番地にライトする場合の図12の回路の
動作タイムチャートである。
り、クロックの前半サイクルでA系、B系のポートから
リードしたデータがそれぞれラッチ17A、17Bにラ
ッチされ、それらのデータが処理部18で加算され、ク
ロックの後半サイクルで加算結果がB系RAMにライト
される。
で、B系RAMがライトモードとなったとき、A系RA
Mがセレクト状態であると、同一アドレスにリード、ラ
イトが行われ、X'100' 番地のデータが不定となる。そ
こで、従来、図12に示すようにB系のRAMライトパ
ルスBWEが「0」アクティブとなる一定時間T
OFF (ライト時のチップセレクトセットアップ時間)前
にA系RAMセレクト信号ACSを非アクティブにし
て、ライトデータを保証するようにしていた。
従来例のアクセス制御方式は、ラッチパルスがクロック
の前半で「1」、後半で「0」となるように制御されて
いるので、1クロックで終了する処理には適用できる
が、複数クロックかかる処理には適用できないという問
題点があった。
は、キャッシュメモリ等の1つのRAMに対して各種の
演算等を行う場合に、シリアルな処理動作となるので、
個々の演算の処理時間×演算の数分の処理時間がかか
り、処理時間が長くなるという問題点もあった。
両系のアドレスが同一で、かつ片系がライト動作である
ときにライトデータを保証する為に、ライトパルスTW
がアクティブとなるTOFF 時間前にリードモードである
他系のRAMセレクト信号を非アクティブにする必要が
あった。このチップセレクトセットアップ時間TOFF を
確保する為にライトサイクル時間が長くなり、システム
クロックの周波数が制限されるという問題点があった。
理に対しても、複数クロックかかる処理に対しても、そ
れぞれの処理のクロック数内でRAMに対するリード、
ライト動作を終了させ、処理を高速化することである。
また、複数の処理を並行に動作させることで、処理時間
を短縮することである。さらに、デュアルポートRAM
で同一アドレスに対して片系がライト動作を行う場合
に、ライトデータを保証し、かつ高速なアクセスを実現
することである。
記載の発明に対応する原理説明図である。請求項1記載
の発明は、マイクロプログラム命令に基づいてメモリの
出力データをラッチに保持し、ラッチに保持されたデー
タに対して処理を行い処理結果をメモリに格納するメモ
リアクセス制御装置であって、複数の処理群1〜nに対
応させた複数のラッチ2−1〜2−nと、マイクロプロ
グラム命令に複数の処理群1〜nの中の任意の処理群を
指定する処理群制御情報と、ラッチ2−1〜2−nのス
ルー及びホールドを制御するラッチ制御情報とを設け、
マイクロプログラム命令の処理群制御情報とラッチ制御
情報とで1または複数の処理群と処理群に対応するラッ
チの状態を指定するよう構成する。
する原理説明図である。同図において、複数の処理群1
〜nは、それぞれ異なる処理を実行する。複数のラッチ
2-1〜2-n は、上記各処理群1〜nに対応して設けらて
おり、処理群1〜nに対応したメモリの出力データを保
持する。
択してメモリに出力する。また、マイクロプログラム命
令に、複数の処理群1〜nの中の任意の処理群を指定す
る処理群制御フィールドと、ラッチ2-1 〜2-n のスル
ー、ホールドを制御するラッチ制御フィールドと、選択
手段3で選択する処理群1〜nの出力を指定する出力制
御フィールドとを設けている。
ートメモリの一方系がライトモードの場合に、ライト系
のアドレスを反転させたアドレスを他系のアドレスとし
て出力するアドレス反転手段を有する。
ッチ制御情報とにより複数の処理群とそれぞれの処理群
に対応するラッチの状態を指定することで、複数の処理
を並行して実行することができる。また、1クロックで
リード/ライトを行うマイクロプログラム命令の場合、
実行する処理群に対応するマイクロプログラム命令のラ
ッチ制御情報をスルー指定にし、クロックの前半サイク
ルはラッチをスルーにしてメモリから読み出されるデー
タに対して、処理群制御情報で指定される処理群を実行
し、クロックの後半サイクルはラッチをホールド状態に
し、ラッチに保持されたデータに対して、指定された処
理群を実行して処理結果をメモリに書き込む。
の処理が1クロックで終了する場合には、ラッチ制御情
報をスルー指定にすることにより、メモリからのデータ
のリード、そのデータの処理、処理結果のメモリへのラ
イト動作を1クロックサイクルで完了させることができ
る。
は、リードサイクルでラッチ制御フィールドをスルー指
定とし、リードサイクルに続く他の命令サイクルでラッ
チ制御フィールドをホールド指定とすることで、メモリ
からリードしたデータを複数クロックの間ラッチ4に保
持させ、そのデータを元に処理を継続し、処理結果をメ
モリにライトすることができる。
複数クロックからなる処理も、それぞれの命令サイクル
数内でリード、ライト動作を終了させることができ、リ
ード、ライト動作をより高速化できる。
ラム命令の処理群制御フィールドで複数の処理群1〜n
を指定し、さらにラッチ制御フィールドで各ラッチ2-1
〜2-n のスルー、ホールドを指定することで、複数の処
理を並行して実行することができる。
作させる場合には、マイクロプログラム命令の処理群制
御フィールドで処理群1を指定し、さらにラッチ2-1 を
スルー指定、他のラッチをホールド指定にし、メモリか
らリードするデータをラッチ2-1 に保持させる。次に、
処理群制御フィールドで処理群1と処理群2とを指定し
て両者を同時に動作させ、ラッチ制御フィールドでラッ
チ2-2 をスルー指定、他のラッチをホールド指定にし、
メモリからリードするデータをラッチ2-2 に保持させ
る。
データがラッチ2-1、ラッチ2-2 に保持されたので、そ
れぞれの処理が終了するまでラッチ2-1 、ラッチ2-2 を
ホールド指定としてデータを保持させる。次に、処理群
1での処理が終了する時点で、マイクロプログラム命令
の出力制御フィールドで処理群1の出力を指定し、選択
手段3から処理群1の処理結果をメモリに出力させる。
これにより、処理群1の処理結果がメモリにライトされ
る。以下同様に処理群2の処理が終了する時点で、マイ
クロプログラム命令の出力制御フィールドで処理群2の
出力を指定し、その処理結果を選択手段3を介してメモ
リに出力させる。
させることができるので、各処理を順次動作させる従来
のアクセス制御方式に比べて、処理時間を短縮すること
ができる。
ポートメモリのライト系のアドレスを反転したアドレス
を他系のアドレスとして出力するようにしているので、
両系のアドレスが一致するときにもライトデータが不定
となるのを防止できる。
レクト信号を非アクティブにする為のセットアップタイ
ムTOFFを確保する必要が無くなり、その分ライトサイ
クル時間を短くすることができる。
説明する。図3は、本発明の実施例のメモリ(RAM)
アクセス制御回路の構成図である。
群1〜Mに対応した複数のラッチ22-1〜22-Mが接続され
ている。ここで処理群1〜Mとは、Sin 演算、Cos 演算
などの複数ステップからなる処理である。例えば、処理
群1は、nステップの処理1-1 〜処理1-n からなり、処
理群2は、処理2-1 〜処理2-n 、処理群Mは、処理M-1
〜処理M-n からなる。
クサ23で選択され、RAM11の入力Dinに出力され
る。次に、図4は実施例のメモリアクセス制御方式に基
づくマイクロプログラム命令の構成図である。
命令の実行順序を制御するブランチ制御フィールドと、
RAMに対するリード、ライト及びアクセスするアドレ
スを指定するRAMアクセス制御フィールドと、マルチ
プレクサ23に対してどの処理群の出力を選択するかを
指示するMPX制御フィールド(出力制御フィールド)
と、複数の処理群の中の任意の処理群を指定する処理群
制御フィールド(処理群1〜Mまでの制御フィールド)
と、複数のラッチ22−1〜22−Mをスルー、あるい
はホールドモードに制御するラッチ制御ビットLC1〜
LCMとで構成されている。
に対しSin演算を行って、演算結果をRAM11のX'1
2'番地にライトしかつ、RAM11のX'11'番地のデー
タに対してCos 演算を行って、演算結果をRAM11の
X'13'番地にライトするときの図3の回路の動作を説明
する。なお、処理群1は、Sin 演算で3クロックの処理
であり、処理群2は、Cos 演算で3クロックの処理であ
るとする。
イクロプログラム命令により実現できる。先ず、ステッ
プ1のマイクロプログラム命令のRAM制御フィールド
で、アドレスX'10'番地とリードモードとを指定する。
これにより、RAM11のX'10'番地からデータがリー
ドされる。この時点ではマルチプレクサ23から何もデ
ータを出力する必要が無いのでMPX制御フィールドは
NOPとする。
算を指定し、他の処理群制御フィールドはNOPとす
る。さらに、ラッチ22-1の動作を制御するラッチ制御ビ
ットLC1をスルーとし、他のラッチ制御ビットLC2
〜LCMをホールドとする。
と、ラッチ22-1がスルーとなり、RAM11のX'10'番
地からリードされたデータが、ラッチ22-1を介して処理
群1に出力されSin 演算が開始される。なお、スルーモ
ードのときには、クロックの前半サイクルでラッチ22-1
はスルー状態となり、クロックの立ち下がりに同期して
リードデータがラッチされ、クロックの後半サイクルで
ラッチ22-1はホールド状態となり、ラッチ22-1に保持さ
れたリードデータが処理群1に出力される。
ないので、ブランチ制御フィールドは、以下に述べるス
テップでもCONTが指定され、アドレスは順次インクリメ
ントされる。
令のRAM制御フィールドで、アドレスX'11'番地とリ
ードモードとを指定する。このとき、各処理群からは演
算結果はまだ出力されないので、MPX制御フィールド
はNOPとする。
算を指定し、処理群2の制御フィールドでCos 演算を指
定し、他の処理群の制御フィールドはNOPとする。さ
らに、ラッチ制御ビットLC2をスルーとし、他のラッ
チ制御ビットLC1、LC3〜LCMをホールドとす
る。
と、ラッチ22-2がスルーとなり、RAM11のX'11'番
地からリードされたデータが、ラッチ22-2を介して処理
群2に出力されCos 演算が開始される。同時にラッチ22
-1がホールド状態となり、スルーモードのときラッチ22
-1に保持されたX'10'番地のデータが処理群1に出力さ
れ、そのデータに対してSin 演算が継続して行われる。
令のRAM制御フィールドで、X'12'番地とライトモー
ドとを指定する。このステップは、Sin 演算の3クロッ
ク目で処理群1から演算結果が出力されるので、MPX
制御フィールドで処理群1の出力を指定する。
演算を指定し、処理群2の制御フィールドでCos 演算を
指定し、他の制御フィールドはNOPとする。また、ラ
ッチ制御ビットLC1〜LCMをホルードとする。
と、ラッチ22-1とラッチ22-2とはホールド状態となり、
ラッチ22-1に保持されているX'10'番地のデータが処理
群1に出力されSin 演算が行われ、ラッチ22-2に保持さ
れているX'11'番地のデータが処理群2に出力されCos
演算が行われる。
の出力、すなわちSin 演算の演算結果が選択され、その
演算結果がRAM11のX'12'番地にライトされる。次
に、ステップ4のマイクロプログラム命令のRAM制御
フィールドで、X'13'番地とライトモードとを指定す
る。このステップはCos 演算の3クロック目で処理群2
からCos 演算の演算結果が出力されるので、MPX制御
フィールドで処理群2の出力を指定する。
で、処理群2の制御フィールドでCos演算を指定し、処
理群1の制御フィールドと他の制御フィールドをNOP
とする。また、ラッチ制御ビットLC1〜LCMを全て
ホールドとする。
と、ラッチ22-2が引き続きホールド状態となり、ラッチ
22-2に保持されているX'11'番地のデータが処理群2に
出力され、そのデータに対してCos 演算が継続して行わ
れる。また、マルチプレクサ23により処理群2におけ
るCos 演算の演算結果が選択され、その演算結果がRA
M11のX'13'番地にライトされる。
群1〜Mに対応させて複数のラッチ22-1〜22-Mを設け、
それらのラッチ22-1〜22-Mのスルー、ホールドを独立に
制御することで、複数の処理を並行して実行できるよう
にしている。従って、例えば演算にそれぞれ3クロック
を要するSin 演算、Cos 演算を、従来方式のようにシリ
アルに実行した場合には、演算を終了するまでに6クロ
ック必要であるが、上記のメモリアクセス制御方式によ
れば、4クロックで処理を完了させることができ、演算
速度を大幅に向上させることができる。
れば、複数の命令サイクルからなる処理で、リードサイ
クルで該当するラッチ制御ビットLC1〜LCMをスル
ー指定とし、リードサイクルに続く他の命令サイクルで
ラッチ制御ビットLC1〜LCMをホールド指定とする
ことで、メモリからリードしたデータを複数の命令サイ
クルにわたってラッチ22-1〜22-Mに保持させ、命令サイ
クル数を増やさずにRAM11に対するリード、ライト
動作を行わせることができる。
了する処理にしか適用できなかったものが、本発明のメ
モリアクセス方式では、複数クロックからなる処理にも
適用することができ、リード、ライト動作を高速化でき
る。なお、ラッチが1個、処理群が1個のRAMアクセ
ス制御回路においても、マイクロプログラム命令にラッ
チ制御ビットを設け、ラッチのスルー、ホールドを制御
すれば、同様の効果が得られる。
する処理については、ラッチ制御ビットをスルー指定す
ることで、従来と同様に1クロックでRAM11に対す
るリード、ライト動作を行うことができる。
施例に述べたシングルポートのRAMに限らずデュアル
ポートRAMにも適用できる。この場合、例えばそれぞ
れのポートの出力を複数のラッチに接続すれば、各ポー
トでの演算が乗算と除算というように異なる演算であれ
ば、それらの演算を並行に実行することができる。
のアドレスが同一でかつ、片系がライト動作のときに、
高速なライトアクセスを可能とする本発明の第2実施例
を、図6及び図7を参照して説明する。
Mアクセス制御回路の構成図である。同図において、図
12に示した従来のデュアルポートRAMアクセス制御
回路と同じ回路ブロックには同じ符号を付して示してあ
る。
ートがリード動作、B系ポートがリード、ライト動作が
可能なRAMである。反転回路31は、B系のRAMア
ドレスを反転させセレクタ32に出力する。セレクタ3
2は、マイクロプログラム命令で指示されるA系アドレ
スと、反転回路31から出力されるB系アドレスを反転
したアドレスとの一方を選択してA系ポートのアドレス
としてRAM16に出力する。セレクタ32は、例えば
マイクロプログラム命令がRAMリード命令であれば、
その命令で指示されるA系アドレスを選択してRAM1
6に出し、マイクロプログラム命令がRAMリード/ラ
イト命令であれば、クロックの前半サイクルでは、RA
Mリード命令で指示されるA系アドレスを選択してデュ
アルポートRAM16に出力し、クロックの後半サイク
ルでは、反転回路31で反転されたB系アドレスの反転
パターンを選択してデュアルポートRAM16に出力す
る。
時に、A系のリードアドレスとB系のライトアドレスと
が一致する場合にも、ライト時には両系のアドレスが不
一致となるので、RAM内のライトデータを保証でき
る。
RAMのX'100' 番地からリードしたデータ( X'000
A') を加算し、加算結果をX'100' 番地にライトする場
合の図6の回路の動作を、図7のタイムチャートを参照
して説明する。
系RAMのX'100' 番地のデータX'000A'がリードさ
れ、ラッチ17A、17Bを介して処理部18で両者が
加算される。そして、その加算結果( X'0014') が、ク
ロックの後半サイクルでライトパルスが「0」アクティ
ブとなったときRAM16にライトされる。
イクル時には、B系のライトアドレスを反転した反転パ
ターンがA系アドレスとして出力される。この場合、B
系のライトパルスTW がアクティブとなる前にA系のア
ドレスが確定している必要があるので、ライトサイクル
時間の長さは、A系アドレスのセットアップタイムTAS
とライトパルスTW の幅で決まる。アドレスセットアッ
プタイムTASは、RAMセレクト信号をオンからオフに
切り換える場合のRAMセレクト信号セットアップタイ
ムTOFFに比べて短いので、その分ライトサイクル時間
を短縮することができる。これにより、1クロックでリ
ード、ライトを行うリード・モディファイ・ライト動作
を、ライトデータを保証し、かつ高速で行うことがで
き、システムクロックの周波数を高めることが可能とな
る。
せて複数のラッチを設け、マイクロプログラム命令によ
り複数の処理群と複数のラッチを独立に制御できるよう
にしたので、複数の処理群を並行に動作させて処理速度
を向上させることができる。また、デュアルポートメモ
リのライト系のアドレスを反転させたアドレスを他系の
アドレスとして出力することで、ライトデータが不定と
なるのを防止できる。これにより、メモリのセレクト信
号をオフさせるときのセットアップタイムTOFFを確保
する必要がなくなり、ライトサイクル時間を短縮でき
る。
る。
る。
る。
路の構成図である。
路の動作タイムチャートである。
図である。
成図である。
路の構成図である。
路の動作タイムチャートである。
Claims (5)
- 【請求項1】マイクロプログラム命令に基づいてメモリ
の出力データをラッチに保持し、前記ラッチに保持され
たデータに対して処理を行い処理結果を前記メモリに格
納するメモリアクセス制御装置であって、 複数の処理群に対応させた複数のラッチと、 マイクロプログラム命令に複数の処理群の中の任意の処
理群を指定する処理群制御情報と、前記ラッチのスルー
及びホールドを制御するラッチ制御情報とを設け、 前記マイクロプログラム命令の処理群制御情報とラッチ
制御情報とで1または複数の処理群と前記処理群に対応
するラッチの状態を指定する ことを特徴とするメモリア
クセス制御装置。 - 【請求項2】マイクロプログラム命令により処理が実行
される情報処理装置のメモリアクセス制御装置であっ
て、 それぞれ異なった処理を行う複数の処理群と、 前記複数の処理群に対応して設けられ、メモリの出力デ
ータを保持する複数のラッチと、 前記複数の処理群の出力を選択してメモリに出力する選
択手段とを有し、 マイクロプログラム命令に前記複数の処理群の中の任意
の処理群を指定する処理群制御フィールドと、前記複数
のラッチのスルー、ホールドを制御するラッチ制御フィ
ールドと、前記選択手段で選択する処理群を指定する出
力制御フィールドとを設け、 前記マイクロプログラム命令の処理群制御フィールドと
ラッチ制御フィールドとで複数の処理群とそれぞれの処
理群に対応するラッチとを指定することで、複数の処理
群を並行して実行できるようにしたことを特徴とするメ
モリアクセス制御装置。 - 【請求項3】前記メモリはデュアルポートメモリであ
り、 前記 デュアルポートメモリの一方系がライトモードの場
合に、ライト系のアドレスを反転させたアドレスを他系
のアドレスとして出力するアドレス反転手段を有するこ
とを特徴とする請求項1記載のメモリアクセス制御装
置。 - 【請求項4】 前記マイクロプログラム命令のラッチ制御
情報がスルー指定の場合には、クロックの前半サイクル
は対応するラッチをスルーにして前記メモリから読み出
されるデータを処理群に出力し、クロックの後半サイク
ルは前記ラッチをホールド状態にして前記ラッチに保持
されたデータを前記処理群に出力して処理結果のデータ
を前記メモリに書き込むことを特徴とする請求項1記載
のメモリアクセス制御装置。 - 【請求項5】 マイクロプログラム命令に基づいてメモリ
の出力データをラッチに保持し、前記ラッチに保持され
たデータに対して処理を行い処理結果を前記メモリに格
納するメモリアクセス方法であって、 マイクロプログラム命令に複数の処理群の中の任意の処
理群を指定する処理群制御情報と、前記複数の処理群に
対応する複数のラッチのスルー及びホールドを制御する
ラッチ制御情報とを設け、 前記マイクロプログラム命令の処理群制御情報とラッチ
制御情報とで1または複数の処理群とそれぞれの処理群
に対応するラッチの状態を指定することを特徴とするメ
モリアクセス制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03146296A JP3107595B2 (ja) | 1991-06-18 | 1991-06-18 | メモリアクセス制御装置及びメモリアクセス制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP03146296A JP3107595B2 (ja) | 1991-06-18 | 1991-06-18 | メモリアクセス制御装置及びメモリアクセス制御方法 |
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Publication Number | Publication Date |
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Application Number | Title | Priority Date | Filing Date |
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JP03146296A Expired - Fee Related JP3107595B2 (ja) | 1991-06-18 | 1991-06-18 | メモリアクセス制御装置及びメモリアクセス制御方法 |
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WO2000019438A1 (en) * | 1998-09-25 | 2000-04-06 | Koninklijke Philips Electronics N.V. | Device containing a multi-port memory |
-
1991
- 1991-06-18 JP JP03146296A patent/JP3107595B2/ja not_active Expired - Fee Related
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