JPS62143139A

JPS62143139A - マイクロプログラム制御装置

Info

Publication number: JPS62143139A
Application number: JP28399885A
Authority: JP
Inventors: Katsu Ueda; 植田　克
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-12-17
Filing date: 1985-12-17
Publication date: 1987-06-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマイクロプログラム制御装置に関し、特にマイ
クロプログラム制御装置におけるマイクロ命令の制御記
憶からの読出し方式に関する。

〔従来の技術〕

従来、この種のマイクロプログラム制御装置は、第５図
に示すように、マイクロ命令を格納する制御記憶（Ｃ３
）１１と、実行中のマイクロプログラムのアドレスおよ
びそのデータを保持するマイクロ命令レジスタ（ＭＡＲ
）１２と、マイクロ命令のアドレスを生成するマイクロ
アドレス生成回路（ＭＡＲ）１３とから構成されていた
。なお、符号Ｉ４は、ソフトウェア命令を格納する命令
レジスタを示す。

制御記憶ｌｌ内には、第６図に示すように、例えば制御
記憶１１のメモリサイズを２ｎＸｋ　（ｎおよびｋは正
整数。以下同様）とすれば、各にビットのマイクロ命令
ＤＯ〜Ｄ（２ｎ−１）がアドレス０〜２ｎ−１に順次格
納されている。

ところで、従来のマイクロプログラム制？、［ＩＩ装置
では、制御記憶１１からマイクロ命令を読み出してその
命令から各部の制御信号の生成を行っているので、マイ
クロプログラム制御装置の性能がＲＯＭやＲＡＭなどの
メモリ素子でなる制御記憶の特性によって大きく左右さ
れていた。

〔発明が解決しようとする問題点〕

上述した従来のマイクロプログラム制御装置では、制御
記憶が通常ＲＯＭ’ＰＲＡＭなどのメモリ素子により構
成されているので、処理装置の他の部分よりも故障が多
いという欠点がある。

また、マイクロ命令の語長は通常固定であるので、制御
に対する拡張性および柔軟性に限界があるという欠点が
ある。

本発明の目的は、上述の点に鑑み、制御記憶の構成を変
えることにより、そのアクセス回数を半減させて信軌性
を高め、さらにマイクロ命令語長を基本マイクロ命令の
２倍に拡張することにより、複雑な制御も可能な拡張性
および柔軟性に優れたマイクロプログラム制御装置を提
供することにある。

〔問題点を解決するための手段〕

本発明のマイクロプログラム制御装置は、偶数のアドレ
スのマイクロプログラムを格納する第１の制御記憶と、
奇数のアドレスのマイクロプログラムを格納する第２の
制御記憶と、前記第１の制御記憶から読み出したマイク
ロ命令を保持する第１のマイクロ命令レジスタと、前記
第２の制御記憶から読み出したマイクロ命令を保持する
第２のマイクロ命令レジスタと、前記第１および第２の
マイクロ命令レジスタの出力を入力として前記第１およ
び第２の制御記憶の読出しアドレスを生成するマイクロ
アドレス生成手段とを存する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック結線図である
。本実施例のマイクロプログラム制御装置は、ソフトウ
ェア命令を格納する命令レジスタ（ＩＲ）１と、ブラン
チ機能を備えたマイクロアドレス生成回路（ＭＡＲ＞２
と、制御記憶（Ｃ３Ｏ，Ｃ３ｌ）３および４と、マイク
ロ命令レジスタ（ＭｒＲＯ，ＭＩＲＩ）５および６とか
ら構成されている。

制御記憶３および４には、第２図に示すように、例えば
両制御記憶３および４のメモリサイズをｎ×にとすれば
、各にビットの偶数アドレスのマイクロ命令Ｄｏ、Ｄ２
．−．Ｄ　（２ｎ−２）が制御記憶３のアドレス０〜ｎ
−１に順次格納されており、各にビットの奇数アドレス
のマイクロ命令Ｄ１、Ｄ３．−、Ｄ　（２ｎ−１）が制
御記憶３のアドレス０〜ｎ−１に順次格納されている。

マイクロアドレス生成回路２からアドレスが与えられる
と、制御記憶３および４からは偶数および奇数の連続す
るアドレスに格納された２つのマイクロ命令が読み出さ
れる。

マイクロ命令レジスタ５および６には、制御記憶３およ
び４から読み出された２個のマイクロ命令がそれぞれ格
納され、出力の一部はアドレス生成回路２に入力され、
ネクストアドレス、ブランチ命令等の解読により次の実
行アドレスが生成される。マイクロ命令レジスタ５およ
び６からは、マイクロ命令がそれぞれ出力され、命令の
種類およびアドレスに応じて装置の制御が行われる。

次に、このように構成された本実施例のマイクロプログ
ラム制御装置の動作について説明する。

まず、制御記憶の基本命令およびブランチ命令の動作例
を第３図に示すタイムチャートを参照しながら説明する
。本例では、マイクロ命令Ｄ２およびＤｌがブランチ命
令でブランチ動作を行い、それ以外のマイクロ命令は正
規順序動作を行うものとする。

第３図のタイムチャートのステップがＴｏのとき、その
前のステップで命令レジスタｌにより指定された開始ア
ドレスＡＯがマイクロアドレス生成回路２から制御記憶
３および４に入力され、制御記憶３および４からはマイ
クロ命令ＤＯおよびＤｌがそれぞれ読み出される。

ＴＩステップの立上りでマイクロ命令レジスタ５および
６にマイクロ命令ＤＯおよびＤｌが取り込まれ、マイク
ロ命令ＤＯおよびＤＩの一部がマイクロアドレス生成回
路２で解読される。マイクロ命令ＤＯおよびＤＩは正規
順序動作を規定しているので、マイクロアドレス生成回
路２はアドレスＡＯに１を加えたアドレスＡ１を準備す
る。また、これと並行して、Ｔ１ステップではマイクロ
命令レジスタ５の出力ＤＯによって装置の制御が行われ
る。

Ｔ２ステップでは、次のマイクロ命令、すなわちマイク
ロ命令レジスタ６の出力Ｄｉによって装置の制御が行わ
れる。また、これと並行して、マイクロアドレス生成回
路２からアドレスＡＩが制御記憶３および４に入力され
、制御記憶３および４からはマイクロ命令Ｄ２およびＤ
３が読み出される。つまり、マイクロ命令レジスタ５お
よび６は、２ステツプの間同じマイクロ命令を保持して
いることになる。

Ｔ３ステップの立上りで、マイクロ命令Ｄ２およびＤ３
がマイクロ命令レジスタ５および６に取り込まれる。マ
イクロアドレス生成回路２でマイクロ命令Ｄ２およびＤ
３が解読されるが、マイクロ命令Ｄ２がブランチ命令で
あるので、ブランチ条件に従ってアドレスＡ３が生成さ
れ準備される。

ここでのブランチ先は偶数アドレスなので、次の制御記
憶５および６の読出しおよび実行シーケンスは通常通り
行われる。また、マイクロ命令Ｄ２のブランチのために
マイクロ命令Ｄ３は実行しないので、マイクロアドレス
生成回路２からマイクロ命令レジスタ６に出力１ｒＩＩ
止信号ＯＥＩが送られる。さらに、これと並行して、Ｔ
３ステップではマイクロ命令レジスタ５の出力Ｄ２によ
って装置の制御が行われる。

Ｔ４ステップでは、マイクロ命令レジスタ６の出力はマ
イクロアドレス生成回路２からの出力抑止信号ＯＥ１に
より抑止されるため、このステップでは装置の制御は行
われない。一方、マイクロアドレス生成回路２からはア
ドレスＡ３が制御記憶３および４に入力されるので、制
御記憶３および４からはマイクロ命令Ｄ６およびＤｌが
読み出される。

Ｔ５ステップでは、マイクロ命令Ｄ６およびＤｌがマイ
クロ命令レジスタ５および６に取り込まれ、マイクロア
ドレス生成回路２でマイクロ命令Ｄ６およびＤｌが解読
されるが、マイクロ命令Ｄ６が正規順序動作、マイクロ
命令Ｄ７がブランチ動作を規定しているので、ブランチ
条件に従ってアドレスＡ５が生成され準備される。また
、ブランチ先が奇数アドレスなので、制御記憶３側のマ
イクロ命令は実行しないようにマイクロ命令レジスタ５
への出力抑止信号ＯＥＯが用意される。これと並行して
、マイクロ命令レジスタ５の出力Ｄ６による装置の制御
が行われる。

次に、Ｔ６ステップでマイクロ命令レジスタ６の出力Ｄ
７によって装置の制御が行われる。また、これと並行し
て、マイクロアドレス生成回路２からはアドレスＡ５が
制御記憶３および４に入力されるので、制御記憶３およ
び４からはマイクロ命令ＤＩＯおよびＤｌｌが読み出さ
れる。

Ｔ７ステップでは、マイクロ命令レジスタ５および６に
データＤＩＯおよびＤｌｌが読み込まれるが、マイクロ
アドレス生成回路２からの出力抑止信号ＯＥＯによりマ
イクロ命令レジスタ５の出力は抑止される。よって、マ
イクロアドレス生成回路２では、データＤｌｌのみが解
読されアドレスＡ６がｆ！Ａ備される。なお、装置の制
御は行われない。

Ｔ８ステップでは、マイクロ命令レジスタ６の出力Ｄｌ
ｌによって装置の制御が行われる。また、これと並行し
て、マイクロアドレス生成回路２からはアドレスＡ６が
制御記憶３および４に出力される。

このようにして基本命令およびブランチ命令が実行され
る。

次に、拡張命令の動作例について第４図のタイムチャー
トを参照しながら説明する。本例では、マイクロ命令Ｄ
２およびＤ３が拡張命令となっているものとする。

第４図のタイムチャートのステップがＴＯのとき、その
前のステップで命令レジスタ１により指定された開始ア
ドレスＡＯがマイクロアドレス生成回路２から制御記憶
３および４に入力され、制御記憶３および４からはマイ
クロ命令ＤｏおよびＤｌがそれぞれ読み出される。

ＴＩステップの立上りでマイクロ命令ＤＯおよびＤｌが
マイクロ命令レジスタ５および６に取り込まれ、その一
部がマイクロアドレス生成回路２で解読される。マイク
ロ命令ＤＯおよびＤｌは正規順序動作を規定しているの
で、マイクロアドレス生成回路２はアドレスＡＯに１を
加えたアドレスＡ１を準備する。また、これと並行して
、ＴＩステップではマイクロ命令レジスタ５の出力ＤＯ
によって装置の制御が行われる。

Ｔ２ステップでは、マイクロ命令レジスタ６の出力Ｄ１
によって装置の制御が行われる。また、これと並行して
、マイクロアドレス生成回路２からアドレスＡ１が制御
記憶３および４に入力され、制御記憶３および４からマ
イクロ命令Ｄ２およびＤ３が読み出される。

Ｔ３ステップの立上りで、マイクロ命令Ｄ２およびＤ３
がマイクロ命令レジスタ５および６に取り込まれる。こ
のとき、マイクロ命令レジスタ５のいずれかのビットで
この命令が拡張命令であることを検出してマイクロ命令
のフィールド構成を切り換え、マイクロ命令レジスタ５
および６の出力である拡張命令Ｄ２＋Ｄ３によって装置
の制御が行われる。これと並行して、マイクロアドレス
生成回路２では次のＴ４ステップでも拡張命令Ｄ２＋Ｄ
３による制御が継続されるようにマイクロ命令レジスタ
５および６の出力をコントロールし、またアドレスＡ２
を準備する。

Ｔ４ステップでは、拡張命令Ｄ２＋Ｄ３による制御が続
けられる。また、これと並行して、マイクロアドレス生
成回路２からアドレスＡ２が制御記憶３および４に入力
され、制御記憶３および４からマイクロ命令Ｄ４および
Ｄ５が読み出される。

Ｔ５ステップの立上りでマイクロ命令Ｄ４およびＤ５が
マイクロ命令レジスタ５および６に取り込まれ、その一
部がマイクロアドレス生成回路２で解読される。マイク
ロ命令Ｄ４およびＤ５は、マイクロ命令ＤｏおよびＤｌ
と同じ基本命令で正規順序動作を規定しているので、Ｔ
Ｉステップと同じ動作をとる。同様にして、Ｔ６ステツ
プではＴ２ステップと同じ動作となる。

このようにして、拡張命令が実行される。

〔発明の効果〕

以上説明したように本発明は、制御記憶の構成を変えて
マイクロプログラムを偶数アドレスと奇数アドレスとに
分割することにより、２つの連続するマイクロ命令を同
時に読み出させて制御記憶のアクセス回数を残少させ制
御記憶での故障の発生を抑える効果がある。

また、２ワ一ド分のビット幅の拡張命令を実現でき、処
理装置の高性能化を容易に行い得るという効果がある。

【図面の簡単な説明】

第１図は本発明のマイクロプログラム制御装置のブロッ
ク結線図、第２図は第１図中で示した制御記憶内のアドレスマツプ
、第３図は第１図に示したマイクロプログラム制御装置の
主要な動作を示すタイムチャート、第４図は第１図に示
したマイクロプログラム制’４ｎ　’Ａ置の拡張命令動
作を示すタイムチャート、第５図は従来のマイクロプロ
グラム制御装置のブロック結線図、第６図は第５図中に示した制御記ｊＱ内のアドレスマツ
プである。図において、Ｉ・・・・・命令レジスタ、２・・・・・マイクロアドレス生成回路、３．４・・・
制御記憶、５．６・・・マイクロ命令レジスタである。

Claims

【特許請求の範囲】偶数のアドレスのマイクロプログラムを格納する第１の
制御記憶と、奇数のアドレスのマイクロプログラムを格納する第２の
制御記憶と、前記第１の制御記憶から読み出したマイクロ命令を保持
する第１のマイクロ命令レジスタと、前記第２の制御記
憶から読み出したマイクロ命令を保持する第２のマイク
ロ命令レジスタと、前記第１および第２のマイクロ命令
レジスタの出力を入力として前記第１および第２の制御
記憶の読出しアドレスを生成するマイクロアドレス生成
手段と、を有することを特徴とするマイクロプログラム制御装置
。