JPH06348491A - Ｄｏループ実行時のオーバヘッドを最小化するデータ処理装置 - Google Patents
Ｄｏループ実行時のオーバヘッドを最小化するデータ処理装置Info
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- JPH06348491A JPH06348491A JP5138549A JP13854993A JPH06348491A JP H06348491 A JPH06348491 A JP H06348491A JP 5138549 A JP5138549 A JP 5138549A JP 13854993 A JP13854993 A JP 13854993A JP H06348491 A JPH06348491 A JP H06348491A
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Abstract
(57)【要約】
【目的】 本発明は、Ｄｏループの開始、及び終了の際
のステータスレジスタとデータメモリとの間のステータ
スレジスタ値の退避・復帰動作を短時間に実行すること
が可能なデータ処理装置を提供することを目的とする。 【構成】 本発明は、インストラクションレジスタ３が
Ｄｏ命令コードを解読すると、Ｄｏループの繰り返し回
数をループカウンタ１０に、またＤｏループの先頭アド
レスをスタック４に、更にＤｏループの最終アドレスを
アドレスレジスタ９に夫々格納させると共に、インスト
ラクションレジスタ３からのＤｏ命令コードに従ってア
ドレスアロケーションユニット８はステータスレジスタ
値の退避用のアドレス生成を行ない、このアドレス生成
されたアドレスに基づいてステータスレジスタ６のステ
ータスレジスタ値をデータメモリ７に退避させることを
特徴とする。
のステータスレジスタとデータメモリとの間のステータ
スレジスタ値の退避・復帰動作を短時間に実行すること
が可能なデータ処理装置を提供することを目的とする。 【構成】 本発明は、インストラクションレジスタ３が
Ｄｏ命令コードを解読すると、Ｄｏループの繰り返し回
数をループカウンタ１０に、またＤｏループの先頭アド
レスをスタック４に、更にＤｏループの最終アドレスを
アドレスレジスタ９に夫々格納させると共に、インスト
ラクションレジスタ３からのＤｏ命令コードに従ってア
ドレスアロケーションユニット８はステータスレジスタ
値の退避用のアドレス生成を行ない、このアドレス生成
されたアドレスに基づいてステータスレジスタ６のステ
ータスレジスタ値をデータメモリ７に退避させることを
特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、Ｄｏループを実行する
際のオーバヘッドを最小化するデータ処理装置に関す
る。
際のオーバヘッドを最小化するデータ処理装置に関す
る。
【０００２】
【従来の技術】従来、データ処理装置におけるプログラ
ムの実行に於ては、Ｄｏループとして知られる繰り返し
演算を実行し乍ら演算を行っている。このＤｏループの
実行に際しては、Ｄｏループのプログラムの先頭アドレ
スをスタックに、またＤｏループの最終アドレス、及び
Ｄｏループの繰り返し回数をレジスタに予め格納させて
おき、Ｄｏループの実行に従ってインクリメントされる
アドレスが上記レジスタの最終アドレスと一致すると共
に、Ｄｏループの実際の繰り返し回数が上記レジスタの
繰り返し回数と一致するまでＤｏループを継続実行して
いる。
ムの実行に於ては、Ｄｏループとして知られる繰り返し
演算を実行し乍ら演算を行っている。このＤｏループの
実行に際しては、Ｄｏループのプログラムの先頭アドレ
スをスタックに、またＤｏループの最終アドレス、及び
Ｄｏループの繰り返し回数をレジスタに予め格納させて
おき、Ｄｏループの実行に従ってインクリメントされる
アドレスが上記レジスタの最終アドレスと一致すると共
に、Ｄｏループの実際の繰り返し回数が上記レジスタの
繰り返し回数と一致するまでＤｏループを継続実行して
いる。
【０００３】斯るＤｏループの実行に伴う操作は全てソ
フトウェアで実現されており、そのＤｏループを実行す
る従来のデータ処理装置の概略構成図を図８に示す。
フトウェアで実現されており、そのＤｏループを実行す
る従来のデータ処理装置の概略構成図を図８に示す。
【０００４】尚、従来例に於けるＤｏループのプログラ
ムはプログラムメモリ１のアドレス(ｎ＋２)〜(ｎ＋４)
に格納されており、またＤｏループの繰り返し回数は２
回に設定されているものとする。
ムはプログラムメモリ１のアドレス(ｎ＋２)〜(ｎ＋４)
に格納されており、またＤｏループの繰り返し回数は２
回に設定されているものとする。
【０００５】図８に於て、１はＤｏループを含む所定の
プログラムが記憶格納されているプログラムメモリ、２
はプログラムメモリ１に記憶格納されているプログラム
を演算実行する際のカウント値に対応するプログラムメ
モリ１のアドレスをインクリメントするプログラムカウ
ンタ、３はプログラムメモリ１に記憶格納されているプ
ログラムをロードし、そのプログラムの命令コードを解
読する機能を有するインストラクションレジスタ、４は
一時的に退避されたプログラムカウンタ２のカウント値
を記憶しておくスタック、５はプログラムカウンタ２の
カウント値を一時的に記憶するスタック４を指定するス
タックポインタ、６はインストラクションレジスタ３で
解読した命令コードに基づいて行われた演算の演算結
果、及び該演算結果のサイン、ゼロ、キャリー、オーバ
ーフロー等のフラグからなるステータスレジスタ値を記
憶しておくステータスレジスタであり、演算結果とはプ
ログラムを実行した際の結果を、またサインとはその演
算結果の符号を、ゼロとは演算結果が０であることを、
キャリーとは演算結果の桁送りを、オーバーフローとは
桁あふれを夫々示すフラグである。
プログラムが記憶格納されているプログラムメモリ、２
はプログラムメモリ１に記憶格納されているプログラム
を演算実行する際のカウント値に対応するプログラムメ
モリ１のアドレスをインクリメントするプログラムカウ
ンタ、３はプログラムメモリ１に記憶格納されているプ
ログラムをロードし、そのプログラムの命令コードを解
読する機能を有するインストラクションレジスタ、４は
一時的に退避されたプログラムカウンタ２のカウント値
を記憶しておくスタック、５はプログラムカウンタ２の
カウント値を一時的に記憶するスタック４を指定するス
タックポインタ、６はインストラクションレジスタ３で
解読した命令コードに基づいて行われた演算の演算結
果、及び該演算結果のサイン、ゼロ、キャリー、オーバ
ーフロー等のフラグからなるステータスレジスタ値を記
憶しておくステータスレジスタであり、演算結果とはプ
ログラムを実行した際の結果を、またサインとはその演
算結果の符号を、ゼロとは演算結果が０であることを、
キャリーとは演算結果の桁送りを、オーバーフローとは
桁あふれを夫々示すフラグである。
【０００６】７はステータスレジスタ６に記憶されてい
るステータスレジスタ値を一時的に退避させて記憶して
おくデータメモリ、８はステータスレジスタ６のステー
タスレジスタ値を記憶するデータメモリ７のアドレスを
格納するアドレスレジスタ、及びデータメモリ７のアド
レスのアドレス計算を実行するアドレス加減算器を含ん
だアドレスアロケーションユニット、９はＤｏループを
実行する場合にそのＤｏループの最終アドレスを記憶し
ておくループアドレスレジスタ、１０はＤｏループを実
行する場合にそのＤｏループの繰り返し回数を記憶して
おくル−プカウンタ、１１はプログラムカウンタ２とル
ープアドレスレジスタ９とのアドレスを比較する比較器
であり、この比較器１１は比較した結果が一致すれば、
信号ＥＱＵＡＬをプログラムカウンタ２に出力する構成
となっている。
るステータスレジスタ値を一時的に退避させて記憶して
おくデータメモリ、８はステータスレジスタ６のステー
タスレジスタ値を記憶するデータメモリ７のアドレスを
格納するアドレスレジスタ、及びデータメモリ７のアド
レスのアドレス計算を実行するアドレス加減算器を含ん
だアドレスアロケーションユニット、９はＤｏループを
実行する場合にそのＤｏループの最終アドレスを記憶し
ておくループアドレスレジスタ、１０はＤｏループを実
行する場合にそのＤｏループの繰り返し回数を記憶して
おくル−プカウンタ、１１はプログラムカウンタ２とル
ープアドレスレジスタ９とのアドレスを比較する比較器
であり、この比較器１１は比較した結果が一致すれば、
信号ＥＱＵＡＬをプログラムカウンタ２に出力する構成
となっている。
【０００７】上述の構成におけるデータ処理装置を用い
て、２回の繰り返しを行うＤｏループの実行動作を図９
乃至図１１のタイミングチャートに基づいて説明する。
て、２回の繰り返しを行うＤｏループの実行動作を図９
乃至図１１のタイミングチャートに基づいて説明する。
【０００８】図９乃至図１１に於て、クロックの立ち上
がり（以下ＣＬＫという。）Ａに同期してアドレス(ｎ
−２)がプログラムカウンタ２からプログラムメモリ１
に送出される。プログラムメモリ１のアドレス(ｎ−２)
に格納されている命令コードＰ n-2は、ＣＬＫ Ｂに同期
してインストラクションレジスタ３に送出され、解読さ
れる。このとき、解読された命令コードがデータメモリ
７のメモリアドレスデータを示す場合には、インストラ
クションレジスタ３はＣＬＫ Ｃに同期して、アドレス
アロケーションユニット８にステータスレジスタ６のス
テータスレジスタ値を一時格納すべきデータメモリ７の
メモリアドレスデータを送出する。
がり（以下ＣＬＫという。）Ａに同期してアドレス(ｎ
−２)がプログラムカウンタ２からプログラムメモリ１
に送出される。プログラムメモリ１のアドレス(ｎ−２)
に格納されている命令コードＰ n-2は、ＣＬＫ Ｂに同期
してインストラクションレジスタ３に送出され、解読さ
れる。このとき、解読された命令コードがデータメモリ
７のメモリアドレスデータを示す場合には、インストラ
クションレジスタ３はＣＬＫ Ｃに同期して、アドレス
アロケーションユニット８にステータスレジスタ６のス
テータスレジスタ値を一時格納すべきデータメモリ７の
メモリアドレスデータを送出する。
【０００９】これと共に、プログラムメモリ１の命令コ
ードＰn-1がインストラクションレジスタ３に送出され
解読される。この命令コードがステータスレジスタ６の
ステータスレジスタ値を退避させる命令である場合に
は、ＣＬＫ Ｄに同期して、データメモリ７は書き込み
可能状態となり、ステータスレジスタ６のステータスレ
ジスタ値はデータメモリ７に退避される。
ードＰn-1がインストラクションレジスタ３に送出され
解読される。この命令コードがステータスレジスタ６の
ステータスレジスタ値を退避させる命令である場合に
は、ＣＬＫ Ｄに同期して、データメモリ７は書き込み
可能状態となり、ステータスレジスタ６のステータスレ
ジスタ値はデータメモリ７に退避される。
【００１０】また、インストラクションレジスタ３はＣ
ＬＫ Ｄに同期して、命令コードＰnを解読し、この命令
がＤｏ命令である場合にはＣＬＫ Ｅに同期して送出さ
れる命令コードＰn+1を繰り返し回数ｐと認識する。
ＬＫ Ｄに同期して、命令コードＰnを解読し、この命令
がＤｏ命令である場合にはＣＬＫ Ｅに同期して送出さ
れる命令コードＰn+1を繰り返し回数ｐと認識する。
【００１１】この認識と共に、スタック４、及びループ
カウンタ１０は夫々書き込み可能状態となり、次のＣＬ
Ｋ Ｆに同期して、スタック４にＤｏループの先頭アド
レス(ｎ＋２)が、またループカウンタ１０にＤｏループ
の繰り返し回数として２回が夫々書き込まれる。これと
共に、ループアドレスレジスタ９は書き込み可能状態と
なり、ＣＬＫ Ｇに同期して、ループアドレスレジスタ
９にはＤｏループの最終アドレス(ｎ＋４)が書き込まれ
る。
カウンタ１０は夫々書き込み可能状態となり、次のＣＬ
Ｋ Ｆに同期して、スタック４にＤｏループの先頭アド
レス(ｎ＋２)が、またループカウンタ１０にＤｏループ
の繰り返し回数として２回が夫々書き込まれる。これと
共に、ループアドレスレジスタ９は書き込み可能状態と
なり、ＣＬＫ Ｇに同期して、ループアドレスレジスタ
９にはＤｏループの最終アドレス(ｎ＋４)が書き込まれ
る。
【００１２】ＣＬＫ Ｆ、Ｇ及びＨに同期して連続して
インクリメントされるプログラムカウンタ２のアドレス
は比較器１１に入力され、このアドレスがループアドレ
スレジスタ９に書き込まれているＤｏループの最終アド
レス(ｎ＋４)と一致すれば、比較器１１は信号ＥＱＵＡ
Ｌをプログラムカウンタ２に対して出力し、そのアドレ
スをＤｏループの先頭アドレスである(ｎ＋２)に変更す
る。
インクリメントされるプログラムカウンタ２のアドレス
は比較器１１に入力され、このアドレスがループアドレ
スレジスタ９に書き込まれているＤｏループの最終アド
レス(ｎ＋４)と一致すれば、比較器１１は信号ＥＱＵＡ
Ｌをプログラムカウンタ２に対して出力し、そのアドレ
スをＤｏループの先頭アドレスである(ｎ＋２)に変更す
る。
【００１３】更に、２回目のＤｏループも１回目のＤｏ
ループと同様に、ＣＬＫ Ｉ、Ｊ及びＫに同期して連続
してインクリメントされるプログラムカウンタ２のアド
レスがループアドレスレジスタ９に書き込まれているＤ
ｏループの最終アドレス(ｎ＋４)と一致し、且つループ
カウンタ１０のアドレスが１になると、比較器１１はル
ープエンドを検知し、信号ＥＱＵＡＬをプログラムカウ
ンタ２に出力し、プログラムカウンタ２のアドレスを、
Ｄｏループを抜け出した先頭のアドレス(ｎ＋５)に変更
する。
ループと同様に、ＣＬＫ Ｉ、Ｊ及びＫに同期して連続
してインクリメントされるプログラムカウンタ２のアド
レスがループアドレスレジスタ９に書き込まれているＤ
ｏループの最終アドレス(ｎ＋４)と一致し、且つループ
カウンタ１０のアドレスが１になると、比較器１１はル
ープエンドを検知し、信号ＥＱＵＡＬをプログラムカウ
ンタ２に出力し、プログラムカウンタ２のアドレスを、
Ｄｏループを抜け出した先頭のアドレス(ｎ＋５)に変更
する。
【００１４】最終的に、インストラクションレジスタ３
はＣＬＫ Ｍに同期して、命令コードＰn+5を解読し、こ
の命令コードがデータメモリ７のメモリアドレスデータ
である場合には、インストラクションレジスタ３はＣＬ
Ｋ Ｎに同期して、アドレスアロケーションユニット８
にデータメモリ７に格納された内容を読み出すべきアド
レスをデータメモリ７に送出する。
はＣＬＫ Ｍに同期して、命令コードＰn+5を解読し、こ
の命令コードがデータメモリ７のメモリアドレスデータ
である場合には、インストラクションレジスタ３はＣＬ
Ｋ Ｎに同期して、アドレスアロケーションユニット８
にデータメモリ７に格納された内容を読み出すべきアド
レスをデータメモリ７に送出する。
【００１５】これと共に、プログラムメモリ１の命令コ
ードＰn+6がインストラクションレジスタ３に送出され
解読される。この命令コードがデータメモリ７のステー
タスレジスタ値をステータスレジスタ６に復帰させる命
令である場合には、ＣＬＫＯに同期してデータメモリ７
は読み出し可能状態となり、データメモリ７のステータ
スレジスタ値はステータスレジスタ６に復帰され、これ
によって、一連のＤｏループの実行が終了する。
ードＰn+6がインストラクションレジスタ３に送出され
解読される。この命令コードがデータメモリ７のステー
タスレジスタ値をステータスレジスタ６に復帰させる命
令である場合には、ＣＬＫＯに同期してデータメモリ７
は読み出し可能状態となり、データメモリ７のステータ
スレジスタ値はステータスレジスタ６に復帰され、これ
によって、一連のＤｏループの実行が終了する。
【００１６】然し乍ら、上述の如きＤｏループの実行に
伴うステータスレジスタ６のステータスレジスタ値をデ
ータメモリ７に退避させたり、また退避されたデータメ
モリ７のステータスレジスタ値をステータスレジスタ６
に復帰させたりする操作は全てソフトウェアで実現して
いたため、ステータスレジスタ値の退避、復帰動作、及
びデータメモリのアドレス計算等のデータ処理操作に長
時間を要していた。
伴うステータスレジスタ６のステータスレジスタ値をデ
ータメモリ７に退避させたり、また退避されたデータメ
モリ７のステータスレジスタ値をステータスレジスタ６
に復帰させたりする操作は全てソフトウェアで実現して
いたため、ステータスレジスタ値の退避、復帰動作、及
びデータメモリのアドレス計算等のデータ処理操作に長
時間を要していた。
【００１７】
【発明が解決しようとする課題】本発明は、上述の問題
点に鑑みて為されたものであり、Ｄｏループの開始、及
び終了の際のステータスレジスタとデータメモリとの間
のステータスレジスタ値の退避・復帰動作を短時間に実
行することが可能なデータ処理装置を提供することを目
的とする。
点に鑑みて為されたものであり、Ｄｏループの開始、及
び終了の際のステータスレジスタとデータメモリとの間
のステータスレジスタ値の退避・復帰動作を短時間に実
行することが可能なデータ処理装置を提供することを目
的とする。
【００１８】
【課題を解決するための手段】本発明は、Ｄｏループを
含むプログラムを記憶格納するプログラムメモリと、該
プログラムメモリに記憶格納されているプログラムを演
算実行する際のカウント値を生成するプログラムカウン
タと、該プログラムカウンタのカウント値の増減に同期
し乍ら、上記プログラムメモリに記憶格納されているプ
ログラムをロードし、上記プログラムのＤｏ命令コード
を解読するインストラクションレジスタと、上記プログ
ラムカウンタのカウント値を一時的に記憶しておくスタ
ックと、上記プログラムに従って演算を実行した際の演
算結果、及び該演算結果に基づくゼロ、サイン、キャリ
ー、オーバーフロー等のフラグからなるステータスレジ
スタ値を記憶しておくステータスレジスタと、該ステー
タスレジスタに記憶されているステータスレジスタ値を
一時的に退避させて記憶しておくデータメモリと、上記
ステータスレジスタ値を記憶するデータメモリのアドレ
スを格納するアドレスレジスタ、及び該データメモリの
アドレスのアドレス計算を実行するアドレス加減算器を
含んだアドレスアロケーションユニットと、Ｄｏループ
の繰り返し回数を格納しておくループカウンタと、Ｄｏ
ループのプログラムの最終アドレスを格納するループア
ドレスレジスタと、該ループアドレスレジスタから送出
されるＤｏループの最終アドレス値と上記プログラムカ
ウンタから送出されるアドレス値とを比較した後、プロ
グラムカウンタのカウント値を変更する信号を送出する
比較器と、を具備し、上記インストラクションレジスタ
がＤｏ命令コードを解読すると、Ｄｏループの繰り返し
回数を上記ループカウンタに、またＤｏループの先頭ア
ドレスをスタックに、更にＤｏループの最終アドレスを
ループアドレスレジスタに夫々格納させると共に、上記
インストラクションレジスタからのＤｏ命令コードに従
って上記アドレスアロケーションユニットは上記ステー
タスレジスタ値の退避用のアドレス生成を行ない、この
アドレス生成されたアドレスに基づいてステータスレジ
スタのステータスレジスタ値をデータメモリに退避させ
ることを特徴とする。
含むプログラムを記憶格納するプログラムメモリと、該
プログラムメモリに記憶格納されているプログラムを演
算実行する際のカウント値を生成するプログラムカウン
タと、該プログラムカウンタのカウント値の増減に同期
し乍ら、上記プログラムメモリに記憶格納されているプ
ログラムをロードし、上記プログラムのＤｏ命令コード
を解読するインストラクションレジスタと、上記プログ
ラムカウンタのカウント値を一時的に記憶しておくスタ
ックと、上記プログラムに従って演算を実行した際の演
算結果、及び該演算結果に基づくゼロ、サイン、キャリ
ー、オーバーフロー等のフラグからなるステータスレジ
スタ値を記憶しておくステータスレジスタと、該ステー
タスレジスタに記憶されているステータスレジスタ値を
一時的に退避させて記憶しておくデータメモリと、上記
ステータスレジスタ値を記憶するデータメモリのアドレ
スを格納するアドレスレジスタ、及び該データメモリの
アドレスのアドレス計算を実行するアドレス加減算器を
含んだアドレスアロケーションユニットと、Ｄｏループ
の繰り返し回数を格納しておくループカウンタと、Ｄｏ
ループのプログラムの最終アドレスを格納するループア
ドレスレジスタと、該ループアドレスレジスタから送出
されるＤｏループの最終アドレス値と上記プログラムカ
ウンタから送出されるアドレス値とを比較した後、プロ
グラムカウンタのカウント値を変更する信号を送出する
比較器と、を具備し、上記インストラクションレジスタ
がＤｏ命令コードを解読すると、Ｄｏループの繰り返し
回数を上記ループカウンタに、またＤｏループの先頭ア
ドレスをスタックに、更にＤｏループの最終アドレスを
ループアドレスレジスタに夫々格納させると共に、上記
インストラクションレジスタからのＤｏ命令コードに従
って上記アドレスアロケーションユニットは上記ステー
タスレジスタ値の退避用のアドレス生成を行ない、この
アドレス生成されたアドレスに基づいてステータスレジ
スタのステータスレジスタ値をデータメモリに退避させ
ることを特徴とする。
【００１９】更に、本発明は、外部ループ、及びこの外
部ループ含まれる内部ループからなるＤｏループを有す
るプログラムを記憶格納するプログラムメモリと、該プ
ログラムメモリに記憶格納されているプログラムを演算
実行する際のカウント値を生成するプログラムカウンタ
と、該プログラムカウンタのカウント値の増減に同期し
乍ら、上記プログラムメモリに記憶格納されているプロ
グラムをロードし、上記プログラムのＤｏ命令コードを
解読するインストラクションレジスタと、上記プログラ
ムカウンタのカウント値を一時的に記憶しておくスタッ
クと、上記プログラムに従って演算を実行した際の演算
結果、及び該演算結果に基づくゼロ、サイン、キャリ
ー、オーバーフロー等のフラグからなるステータスレジ
スタ値を記憶しておくステータスレジスタと、該ステー
タスレジスタに記憶されているステータスレジスタ値を
一時的に退避させて記憶しておくデータメモリと、上記
ステータスレジスタ値を記憶するデータメモリのアドレ
スを指定するアドレスレジスタと、外部ループ、又は内
部ループの繰り返し回数を格納するループカウンタと、
該ループカウンタに格納されている外部ループの繰り返
し回数を格納するループカウンタスタックと、上記外部
ループ、又は内部ループのプログラムの最終アドレスを
格納するループアドレスレジスタと、該ループアドレス
レジスタに格納されている外部ループの最終アドレスを
格納するループアドレススタックと、上記ループアドレ
スレジスタから送出されるＤｏループの最終アドレス値
と上記プログラムカウンタから送出されるアドレス値と
を比較した後、プログラムカウンタのカウント値を変更
する信号を送出する比較器と、を具備し、上記インスト
ラクションレジスタが外部ループのＤｏ命令コードを解
読すると、外部ループの繰り返し回数を上記ループカウ
ンタに、また外部ループの先頭アドレスをスタックに、
更にＤｏループの最終アドレスをループアドレスレジス
タに夫々格納させると共に、上記インストラクションレ
ジスタからのＤｏ命令コードに従って上記アドレスアロ
ケーションユニットは上記ステータスレジスタ値の退避
用のアドレス生成を行ない、このアドレス生成されたア
ドレスに基づいてステータスレジスタのステータスレジ
スタ値をデータメモリに退避させて外部ループを実行
し、その後インストラクションレジスタが内部ループの
Ｄｏ命令コードを解読すると、上記ループカウンタに格
納されている外部ループの繰り返し回数を上記ループカ
ウンタスタックに、また上記ループアドレスレジスタに
格納されている外部ループの最終アドレスをループアド
レススタックに、更に外部ループの先頭アドレスを上記
スタックに退避させて内部ループの実行を行うことを特
徴とする。
部ループ含まれる内部ループからなるＤｏループを有す
るプログラムを記憶格納するプログラムメモリと、該プ
ログラムメモリに記憶格納されているプログラムを演算
実行する際のカウント値を生成するプログラムカウンタ
と、該プログラムカウンタのカウント値の増減に同期し
乍ら、上記プログラムメモリに記憶格納されているプロ
グラムをロードし、上記プログラムのＤｏ命令コードを
解読するインストラクションレジスタと、上記プログラ
ムカウンタのカウント値を一時的に記憶しておくスタッ
クと、上記プログラムに従って演算を実行した際の演算
結果、及び該演算結果に基づくゼロ、サイン、キャリ
ー、オーバーフロー等のフラグからなるステータスレジ
スタ値を記憶しておくステータスレジスタと、該ステー
タスレジスタに記憶されているステータスレジスタ値を
一時的に退避させて記憶しておくデータメモリと、上記
ステータスレジスタ値を記憶するデータメモリのアドレ
スを指定するアドレスレジスタと、外部ループ、又は内
部ループの繰り返し回数を格納するループカウンタと、
該ループカウンタに格納されている外部ループの繰り返
し回数を格納するループカウンタスタックと、上記外部
ループ、又は内部ループのプログラムの最終アドレスを
格納するループアドレスレジスタと、該ループアドレス
レジスタに格納されている外部ループの最終アドレスを
格納するループアドレススタックと、上記ループアドレ
スレジスタから送出されるＤｏループの最終アドレス値
と上記プログラムカウンタから送出されるアドレス値と
を比較した後、プログラムカウンタのカウント値を変更
する信号を送出する比較器と、を具備し、上記インスト
ラクションレジスタが外部ループのＤｏ命令コードを解
読すると、外部ループの繰り返し回数を上記ループカウ
ンタに、また外部ループの先頭アドレスをスタックに、
更にＤｏループの最終アドレスをループアドレスレジス
タに夫々格納させると共に、上記インストラクションレ
ジスタからのＤｏ命令コードに従って上記アドレスアロ
ケーションユニットは上記ステータスレジスタ値の退避
用のアドレス生成を行ない、このアドレス生成されたア
ドレスに基づいてステータスレジスタのステータスレジ
スタ値をデータメモリに退避させて外部ループを実行
し、その後インストラクションレジスタが内部ループの
Ｄｏ命令コードを解読すると、上記ループカウンタに格
納されている外部ループの繰り返し回数を上記ループカ
ウンタスタックに、また上記ループアドレスレジスタに
格納されている外部ループの最終アドレスをループアド
レススタックに、更に外部ループの先頭アドレスを上記
スタックに退避させて内部ループの実行を行うことを特
徴とする。
【００２０】
【作用】Ｄｏループの開始の際に行われるステータスレ
ジスタ値の退避動作に於ては、そのＤｏループにおける
Ｄｏ命令コード、及びその直後に送出されるループのプ
ログラムの最終アドレスをインストラクションレジスタ
が解読した直後に、その信号がアドレスアロケーション
ユニットに送出されることによって、ステータスレジス
タ値はデータメモリに書き込まれる。
ジスタ値の退避動作に於ては、そのＤｏループにおける
Ｄｏ命令コード、及びその直後に送出されるループのプ
ログラムの最終アドレスをインストラクションレジスタ
が解読した直後に、その信号がアドレスアロケーション
ユニットに送出されることによって、ステータスレジス
タ値はデータメモリに書き込まれる。
【００２１】一方、Ｄｏループの終了の際に行われるス
テータスレジスタ値の復帰動作に於ては、比較器がルー
プの繰り返し回数、及びループのプログラムの最終アド
レスに基づいてループの処理手続きの終了であることを
検知し、その信号がアドレスアロケーションユニットに
送出されることによって、データメモリに格納されたス
テータスレジスタ値はステータスレジスタに書き込まれ
る。
テータスレジスタ値の復帰動作に於ては、比較器がルー
プの繰り返し回数、及びループのプログラムの最終アド
レスに基づいてループの処理手続きの終了であることを
検知し、その信号がアドレスアロケーションユニットに
送出されることによって、データメモリに格納されたス
テータスレジスタ値はステータスレジスタに書き込まれ
る。
【００２２】
［第１の実施例］図１は本発明のデータ処理装置の概略
構成図であり、また図２、及び図３はそのデータ処理装
置を用いた際のタイミングチャートであり、以下に２回
の繰り返しＤｏループの実行動作を図１乃至図３に基づ
いて説明する。尚、従来と同一構成については同一番号
を付すものとする。
構成図であり、また図２、及び図３はそのデータ処理装
置を用いた際のタイミングチャートであり、以下に２回
の繰り返しＤｏループの実行動作を図１乃至図３に基づ
いて説明する。尚、従来と同一構成については同一番号
を付すものとする。
【００２３】本発明のデータ処理装置が従来のそれと大
きく異なる点は、比較器１１からの信号ＥＱＵＡＬをア
ドレスアロケーションユニット８に、またインストラク
ションレジスタ３からのＤｏ命令コードをアドレスアロ
ケーションユニット８に出力させる構成にしたことであ
り、この結果アドレスアロケーションユニット８のアド
レス加減算器は、データメモリ７におけるステータスレ
ジスタ値の退避用のアドレス生成を行ない、このアドレ
ス生成されたアドレスに基づいてステータスレジスタ６
のステータスレジスタ値をデータメモリ７に一時的に記
憶させることができるようになっている。
きく異なる点は、比較器１１からの信号ＥＱＵＡＬをア
ドレスアロケーションユニット８に、またインストラク
ションレジスタ３からのＤｏ命令コードをアドレスアロ
ケーションユニット８に出力させる構成にしたことであ
り、この結果アドレスアロケーションユニット８のアド
レス加減算器は、データメモリ７におけるステータスレ
ジスタ値の退避用のアドレス生成を行ない、このアドレ
ス生成されたアドレスに基づいてステータスレジスタ６
のステータスレジスタ値をデータメモリ７に一時的に記
憶させることができるようになっている。
【００２４】以下に図１の本発明のデータ処理装置の動
作を図２、及び図３のタイミングチャートに基づいて説
明する。
作を図２、及び図３のタイミングチャートに基づいて説
明する。
【００２５】図２、及び図３に於て、ＣＬＫ Ａに同期
してアドレスｎがプログラムカウンタ２からプログラム
メモリ１に送出される。プログラムメモリ１のアドレス
ｎに格納されている命令コードＰnは、ＣＬＫ Ｂに同期
してインストラクションレジスタ３に送出され解読され
る。このとき、解読された命令コードがＤｏループの実
行を行うＤｏ命令である場合にはインストラクションレ
ジスタ３はＣＬＫ Ｃに同期して送出された命令コード
Ｐn+1をＤｏループの繰り返し回数ｐと認識し、これに
よってループカウンタ１０はループカウントの書き込み
可能状態となると共に、スタック４のアドレス(ｍ−１)
はＤｏループの先頭アドレス(ｎ＋２)の書き込み可能状
態となる。
してアドレスｎがプログラムカウンタ２からプログラム
メモリ１に送出される。プログラムメモリ１のアドレス
ｎに格納されている命令コードＰnは、ＣＬＫ Ｂに同期
してインストラクションレジスタ３に送出され解読され
る。このとき、解読された命令コードがＤｏループの実
行を行うＤｏ命令である場合にはインストラクションレ
ジスタ３はＣＬＫ Ｃに同期して送出された命令コード
Ｐn+1をＤｏループの繰り返し回数ｐと認識し、これに
よってループカウンタ１０はループカウントの書き込み
可能状態となると共に、スタック４のアドレス(ｍ−１)
はＤｏループの先頭アドレス(ｎ＋２)の書き込み可能状
態となる。
【００２６】ＣＬＫ Ｄに同期して、ループカウンタ１
０にはＤｏループの繰り返し回数の２回が、またスタッ
ク４のアドレス(ｍ−１)にはＤｏループの先頭アドレス
(ｎ＋２)が夫々書き込まれ、これと共にデータメモリ７
は書き込み可能状態となり、ステータスレジスタ６のス
テータスレジスタ値がデータメモリ７に書き込まれると
共に、データメモリ７のアドレス値をディクリメントす
る。一方、ループアドレスレジスタ９は書き込み可能状
態となる。
０にはＤｏループの繰り返し回数の２回が、またスタッ
ク４のアドレス(ｍ−１)にはＤｏループの先頭アドレス
(ｎ＋２)が夫々書き込まれ、これと共にデータメモリ７
は書き込み可能状態となり、ステータスレジスタ６のス
テータスレジスタ値がデータメモリ７に書き込まれると
共に、データメモリ７のアドレス値をディクリメントす
る。一方、ループアドレスレジスタ９は書き込み可能状
態となる。
【００２７】ＣＬＫ Ｅに同期してアドレスアロケーシ
ョンユニット８のアドレスレジスタにはＤｏループの最
終アドレス(ｎ＋４)が書き込まれる。
ョンユニット８のアドレスレジスタにはＤｏループの最
終アドレス(ｎ＋４)が書き込まれる。
【００２８】ＣＬＫ Ｆに同期してループアドレスレジ
スタ９に格納されているＤｏループの最終アドレス(ｎ
＋４)と比較器１１に入力されるプログラムカウンタ２
のアドレスが一致した場合には、比較器１１はプログラ
ムカウンタ２、及びアドレスアロケーションユニット８
に対して信号ＥＱＵＡＬを出力し、これによってスタッ
ク４のアドレス(ｍ−１)は読み出し可能状態となり、１
回目のＤｏループが終了する。
スタ９に格納されているＤｏループの最終アドレス(ｎ
＋４)と比較器１１に入力されるプログラムカウンタ２
のアドレスが一致した場合には、比較器１１はプログラ
ムカウンタ２、及びアドレスアロケーションユニット８
に対して信号ＥＱＵＡＬを出力し、これによってスタッ
ク４のアドレス(ｍ−１)は読み出し可能状態となり、１
回目のＤｏループが終了する。
【００２９】次にＣＬＫ Ｇに同期してスタック４のア
ドレス(ｍ−１)に格納されているＤｏループの先頭アド
レス(ｎ＋２)が読み出されて、プログラムカウンタ２の
カウンタ値はｎ＋２となり、ここから２回目のＤｏルー
プの実行を行ない始め、これによってループカウンタ１
０のカウンタ値は１に変更される。
ドレス(ｍ−１)に格納されているＤｏループの先頭アド
レス(ｎ＋２)が読み出されて、プログラムカウンタ２の
カウンタ値はｎ＋２となり、ここから２回目のＤｏルー
プの実行を行ない始め、これによってループカウンタ１
０のカウンタ値は１に変更される。
【００３０】２回目のＤｏループの実行も１回目のそれ
と同様に実行され、ＣＬＫ Ｉに同期してプログラムカ
ウンタ２のカウント値がループアドレスレジスタ９のア
ドレス値と一致すると共に、ループカウンタ１０のカウ
ンタ値が１になることによって、スタック４、及びデー
タメモリ７は読み出し可能状態となり、データメモリ７
のステータスレジスタ値をステータスレジスタ６に復帰
させると共に、アドレスアロケーションユニット８のア
ドレス加減算器はデータメモリ７のアドレス値をインク
リメントする。
と同様に実行され、ＣＬＫ Ｉに同期してプログラムカ
ウンタ２のカウント値がループアドレスレジスタ９のア
ドレス値と一致すると共に、ループカウンタ１０のカウ
ンタ値が１になることによって、スタック４、及びデー
タメモリ７は読み出し可能状態となり、データメモリ７
のステータスレジスタ値をステータスレジスタ６に復帰
させると共に、アドレスアロケーションユニット８のア
ドレス加減算器はデータメモリ７のアドレス値をインク
リメントする。
【００３１】最終的に、ＣＬＫ Ｊに同期してプログラ
ムカウンタ２のカウンタ値はｎ＋５となることによって
Ｄｏループを抜け出すことができる。
ムカウンタ２のカウンタ値はｎ＋５となることによって
Ｄｏループを抜け出すことができる。
【００３２】尚、第１の実施例では、２回の繰り返しＤ
ｏループのみの処理について述べたが、これには限られ
ず３回以上の繰り返しＤｏループについても適用できる
ことは云うまでもない。 ［第２の実施例］図４は本発明の第２の実施例のデータ
処理装置の概略構成図であり、また図５乃至図７はその
データ処理装置を用いた際のタイミングチャートであ
り、以下に第２の実施例として、外部ループの中に存在
する別の内部ループ、即ちネストされたＤｏループの実
行動作について説明する。尚、第１の実施例と同一構成
については同一番号を付し、その説明を割愛する。
ｏループのみの処理について述べたが、これには限られ
ず３回以上の繰り返しＤｏループについても適用できる
ことは云うまでもない。 ［第２の実施例］図４は本発明の第２の実施例のデータ
処理装置の概略構成図であり、また図５乃至図７はその
データ処理装置を用いた際のタイミングチャートであ
り、以下に第２の実施例として、外部ループの中に存在
する別の内部ループ、即ちネストされたＤｏループの実
行動作について説明する。尚、第１の実施例と同一構成
については同一番号を付し、その説明を割愛する。
【００３３】図４に示す第２の実施例のデータ処理装置
が第１の実施例のそれと大きく異なる点は、外部ルー
プ、又は内部ループの最終アドレスを記憶するループア
ドレスレジスタ９に格納された最終アドレスを一時的に
格納するループアドレススタック１２、並びに外部ルー
プ、又は内部ループの繰り返し回数を記憶するループカ
ウンタ１０の繰り返し回数を一時的に格納するループカ
ウンタスタック１３を設けたことである。
が第１の実施例のそれと大きく異なる点は、外部ルー
プ、又は内部ループの最終アドレスを記憶するループア
ドレスレジスタ９に格納された最終アドレスを一時的に
格納するループアドレススタック１２、並びに外部ルー
プ、又は内部ループの繰り返し回数を記憶するループカ
ウンタ１０の繰り返し回数を一時的に格納するループカ
ウンタスタック１３を設けたことである。
【００３４】上述の第２の実施例のデータ処理装置を用
いてネストされたＤｏループの実行動作を図５乃至図７
のタイミングチャートに基づいて以下に説明する。尚、
そのＤｏループの実行に際しては、外部ループをｐ回
（但し、ｐは自然数とする。）、内部ループを２回夫々
繰り返すものとする。
いてネストされたＤｏループの実行動作を図５乃至図７
のタイミングチャートに基づいて以下に説明する。尚、
そのＤｏループの実行に際しては、外部ループをｐ回
（但し、ｐは自然数とする。）、内部ループを２回夫々
繰り返すものとする。
【００３５】図５乃至図７に於て、ＣＬＫ Ａに同期し
てアドレスｎがプログラムカウンタ２からプログラムメ
モリ１に送出される。プログラムメモリ１のアドレスｎ
に格納されている命令コードＰnは、ＣＬＫ Ｂに同期し
てインストラクションレジスタ３に送出され解読され
る。
てアドレスｎがプログラムカウンタ２からプログラムメ
モリ１に送出される。プログラムメモリ１のアドレスｎ
に格納されている命令コードＰnは、ＣＬＫ Ｂに同期し
てインストラクションレジスタ３に送出され解読され
る。
【００３６】インストラクションレジスタ３によって解
読された命令コードがＤｏループ（以下外部ループとい
う。）の実行を行うＤｏ命令である場合には、インスト
ラクションレジスタ３はＣＬＫ Ｃに同期して送出され
た命令コードＰn+1を外部ループの最終アドレスと認識
し、これによってスタック４、及びループカウンタ１０
は書き込み可能状態となると共に、ループアドレスレジ
スタ９から外部ループの最終アドレス(ｎ＋７)が読み出
される。
読された命令コードがＤｏループ（以下外部ループとい
う。）の実行を行うＤｏ命令である場合には、インスト
ラクションレジスタ３はＣＬＫ Ｃに同期して送出され
た命令コードＰn+1を外部ループの最終アドレスと認識
し、これによってスタック４、及びループカウンタ１０
は書き込み可能状態となると共に、ループアドレスレジ
スタ９から外部ループの最終アドレス(ｎ＋７)が読み出
される。
【００３７】ＣＬＫ Ｄに同期してループカウンタ１０
のアドレスｒに外部ループの繰り返し回数のｐ回が、ま
たスタック４のアドレス(ｍ−１)にプログラムカウント
(ｎ＋２)が夫々書き込まれ、これと共にデータメモリ
７、及びアドレスレジスタ９は夫々書き込み可能状態と
なり、ステータスレジスタ６のステータスレジスタ値が
データメモリ７のアドレスｑに書き込まれると共に、デ
ータメモリ７のアドレス値をディクリメントし、そのア
ドレス値をｑ−１にする。
のアドレスｒに外部ループの繰り返し回数のｐ回が、ま
たスタック４のアドレス(ｍ−１)にプログラムカウント
(ｎ＋２)が夫々書き込まれ、これと共にデータメモリ
７、及びアドレスレジスタ９は夫々書き込み可能状態と
なり、ステータスレジスタ６のステータスレジスタ値が
データメモリ７のアドレスｑに書き込まれると共に、デ
ータメモリ７のアドレス値をディクリメントし、そのア
ドレス値をｑ−１にする。
【００３８】ＣＬＫ Ｅに同期してアドレスレジスタ９
には外部ループの最終アドレス(ｎ＋７)が書き込まれ
る。
には外部ループの最終アドレス(ｎ＋７)が書き込まれ
る。
【００３９】ＣＬＫ Ｆに同期してインストラクション
レジスタ３によって解読された命令コードがＤｏループ
（以下内部ループという。）の実行を行うＤｏ命令であ
る場合には、インストラクションレジスタ３はＣＬＫ
Ｇに同期して送出された命令コードＰn+4を内部ループ
の最終アドレスと認識し、これによってループアドレス
スタック１２、及びループカウンタスタック１３は書き
込み可能状態となると共に、ループアドレスレジスタ９
から内部ループの最終アドレス(ｎ＋６)が読み出され、
ここから内部ループの実行を行う。
レジスタ３によって解読された命令コードがＤｏループ
（以下内部ループという。）の実行を行うＤｏ命令であ
る場合には、インストラクションレジスタ３はＣＬＫ
Ｇに同期して送出された命令コードＰn+4を内部ループ
の最終アドレスと認識し、これによってループアドレス
スタック１２、及びループカウンタスタック１３は書き
込み可能状態となると共に、ループアドレスレジスタ９
から内部ループの最終アドレス(ｎ＋６)が読み出され、
ここから内部ループの実行を行う。
【００４０】ＣＬＫ Ｈに同期してスタック４のアドレ
ス(ｍ−２)に内部ループの先頭アドレス(ｎ＋５)が書き
込まれると共に、ループカウンタ１０に格納されている
外部ループの繰り返し数ｐ回は、ループカウンタスタッ
ク１３に退避させられる。これと共に、そのループカウ
ンタ１０には内部ループの繰り返し数２回が書き込まれ
る。これと共に、ステータスレジスタ６のステータスレ
ジスタ値はデータメモリ７のアドレス(ｑ−１)に書き込
まれる。
ス(ｍ−２)に内部ループの先頭アドレス(ｎ＋５)が書き
込まれると共に、ループカウンタ１０に格納されている
外部ループの繰り返し数ｐ回は、ループカウンタスタッ
ク１３に退避させられる。これと共に、そのループカウ
ンタ１０には内部ループの繰り返し数２回が書き込まれ
る。これと共に、ステータスレジスタ６のステータスレ
ジスタ値はデータメモリ７のアドレス(ｑ−１)に書き込
まれる。
【００４１】一方、ループアドレスレジスタ９に格納さ
れている外部ループの最終アドレス(ｎ＋７)はループア
ドレススタック１２に退避させられる。これと共に、そ
のループアドレスレジスタ９には内部ループの最終アド
レス(ｎ＋６)が書き込まれる。
れている外部ループの最終アドレス(ｎ＋７)はループア
ドレススタック１２に退避させられる。これと共に、そ
のループアドレスレジスタ９には内部ループの最終アド
レス(ｎ＋６)が書き込まれる。
【００４２】ＣＬＫ Ｉに同期してプログラムカウンタ
２から送出されるアドレス(ｎ＋６)とループアドレスレ
ジスタ９に格納されている内部ループの最終アドレス
(ｎ＋６)とが一致すると、内部ループの１回目の実行が
終了し、ループカウンタ１０の内部ループの繰り返し数
は１回に書き換えられる。これと共に、比較器１１に於
て、プログラムカウンタ２から送出されるアドレス(ｎ
＋６)とループアドレスレジスタ９から送出されてくる
アドレス(ｎ＋６)とが一致すると、比較器１１は信号Ｅ
ＱＵＡＬをプログラムカウンタ２、及びアドレスアロケ
ーションユニット８に出力し、スタック４のアドレス
(ｍ−２)に格納されているアドレス(ｎ＋５)をプログラ
ムカウンタ２に送出し、ＣＬＫ Ｊ、Ｋに於て２回目の
内部ループを実行する。
２から送出されるアドレス(ｎ＋６)とループアドレスレ
ジスタ９に格納されている内部ループの最終アドレス
(ｎ＋６)とが一致すると、内部ループの１回目の実行が
終了し、ループカウンタ１０の内部ループの繰り返し数
は１回に書き換えられる。これと共に、比較器１１に於
て、プログラムカウンタ２から送出されるアドレス(ｎ
＋６)とループアドレスレジスタ９から送出されてくる
アドレス(ｎ＋６)とが一致すると、比較器１１は信号Ｅ
ＱＵＡＬをプログラムカウンタ２、及びアドレスアロケ
ーションユニット８に出力し、スタック４のアドレス
(ｍ−２)に格納されているアドレス(ｎ＋５)をプログラ
ムカウンタ２に送出し、ＣＬＫ Ｊ、Ｋに於て２回目の
内部ループを実行する。
【００４３】このとき、ＣＬＫ Ｋに同期してプログラ
ムカウンタ２から送出されるアドレス(ｎ＋６)とループ
アドレスレジスタ９から送出されてくるアドレス(ｎ＋
６)とが一致、且つループカウンタ１０の繰り返し数が
１回である場合には、比較器１１は信号ＥＱＵＡＬをプ
ログラムカウンタ２、及びアドレスアロケーションユニ
ット８に出力し、ループアドレススタック１２に格納さ
れているアドレス(ｎ＋７)をプログラムカウンタ２に送
出する。これと共に、データメモリ７のステータスレジ
スタ値をステータスレジスタ６に復帰させると共に、ア
ドレスアロケーションユニット８のアドレス加減算器は
データメモリ７のアドレス値をインクリメントし、ｑに
更新する。
ムカウンタ２から送出されるアドレス(ｎ＋６)とループ
アドレスレジスタ９から送出されてくるアドレス(ｎ＋
６)とが一致、且つループカウンタ１０の繰り返し数が
１回である場合には、比較器１１は信号ＥＱＵＡＬをプ
ログラムカウンタ２、及びアドレスアロケーションユニ
ット８に出力し、ループアドレススタック１２に格納さ
れているアドレス(ｎ＋７)をプログラムカウンタ２に送
出する。これと共に、データメモリ７のステータスレジ
スタ値をステータスレジスタ６に復帰させると共に、ア
ドレスアロケーションユニット８のアドレス加減算器は
データメモリ７のアドレス値をインクリメントし、ｑに
更新する。
【００４４】ＣＬＫ Ｌに同期して、ループアドレスス
タック１２に格納されている外部ループの最終アドレス
(ｎ＋７)がループアドレススタック１２から読み出さ
れ、その値がプログラムカウンタ２に送出され、これと
共に比較器１１はプログラムカウンタ２から送出される
アドレス(ｎ＋７)とループアドレスレジスタ９から送出
されてくるアドレス(ｎ＋７)とが一致すれば、信号ＥＱ
ＵＡＬをプログラムカウンタ２に対して出力する。これ
によって、スタック４のアドレス(ｍ−１)に格納されて
いるアドレス(ｎ＋２)がプログラムカウンタ２に送出さ
れて、２回の内部ループの実行を終了する。これと共
に、データメモリ７のステータスレジスタ値をステータ
スレジスタ６に復帰させると共に、アドレスアロケーシ
ョンユニット８のアドレス加減算器はデータメモリ７の
アドレス値をインクリメントする。
タック１２に格納されている外部ループの最終アドレス
(ｎ＋７)がループアドレススタック１２から読み出さ
れ、その値がプログラムカウンタ２に送出され、これと
共に比較器１１はプログラムカウンタ２から送出される
アドレス(ｎ＋７)とループアドレスレジスタ９から送出
されてくるアドレス(ｎ＋７)とが一致すれば、信号ＥＱ
ＵＡＬをプログラムカウンタ２に対して出力する。これ
によって、スタック４のアドレス(ｍ−１)に格納されて
いるアドレス(ｎ＋２)がプログラムカウンタ２に送出さ
れて、２回の内部ループの実行を終了する。これと共
に、データメモリ７のステータスレジスタ値をステータ
スレジスタ６に復帰させると共に、アドレスアロケーシ
ョンユニット８のアドレス加減算器はデータメモリ７の
アドレス値をインクリメントする。
【００４５】ＣＬＫ Ｍ乃至ＣＬＫ Ｐに於ては、ＣＬＫ
Ｄ乃至ＣＬＫ Ｌと同様な動作を繰り返し実行し、外部
ループの終了に際してはＣＬＫ Ｐに同期してプログラ
ムカウンタ２から送出されるアドレス(ｎ＋７)とアドレ
スレジスタ９から送出されるアドレス(ｎ＋７)とが一致
し、且つループカウンタ１０の繰り返し数が１回である
場合には、外部ループの終了であることを検知し、比較
器１１は信号ＥＱＵＡＬをプログラムカウンタ２、及び
アドレスアロケーションユニット８に対して出力し、Ｃ
ＬＫ Ｑに同期してプログラムカウンタ２のアドレスは
ｎ＋８に変更される。
Ｄ乃至ＣＬＫ Ｌと同様な動作を繰り返し実行し、外部
ループの終了に際してはＣＬＫ Ｐに同期してプログラ
ムカウンタ２から送出されるアドレス(ｎ＋７)とアドレ
スレジスタ９から送出されるアドレス(ｎ＋７)とが一致
し、且つループカウンタ１０の繰り返し数が１回である
場合には、外部ループの終了であることを検知し、比較
器１１は信号ＥＱＵＡＬをプログラムカウンタ２、及び
アドレスアロケーションユニット８に対して出力し、Ｃ
ＬＫ Ｑに同期してプログラムカウンタ２のアドレスは
ｎ＋８に変更される。
【００４６】ＣＬＫ Ｑ、Ｒに同期してデータメモリ７
のアドレス(ｑ−１)、ｑに格納されているステータスレ
ジスタ値はステータスレジスタ６に復帰されることによ
って、ネストされたＤｏループの実行が終了する。これ
と共に、データメモリ７のアドレス値はインクリメント
される。
のアドレス(ｑ−１)、ｑに格納されているステータスレ
ジスタ値はステータスレジスタ６に復帰されることによ
って、ネストされたＤｏループの実行が終了する。これ
と共に、データメモリ７のアドレス値はインクリメント
される。
【００４７】このように、本願に於てはＤｏループの開
始・終了に際して、インストラクションレジスタ３のＤ
ｏループ命令コードをアドレスアロケーションユニット
８に送出し、一方Ｄｏループ処理手続の終了検知信号を
アドレスアロケーションユニット８に送出することとし
たので、ステータスレジスタ値、及び外部・内部ループ
の先頭・最終アドレス等のデータ格納を短時間で行うこ
とができるようになった。
始・終了に際して、インストラクションレジスタ３のＤ
ｏループ命令コードをアドレスアロケーションユニット
８に送出し、一方Ｄｏループ処理手続の終了検知信号を
アドレスアロケーションユニット８に送出することとし
たので、ステータスレジスタ値、及び外部・内部ループ
の先頭・最終アドレス等のデータ格納を短時間で行うこ
とができるようになった。
【００４８】
【発明の効果】本発明によれば、ステータスレジスタの
ステータスレジスタ値をデータメモリに格納させる場合
には、比較器からの信号ＥＱＵＡＬをアドレスアロケー
ションユニットに、またインストラクションレジスタか
らのＤｏ命令コードをアドレスアロケーションユニット
に直接出力させる構成にしたので、これに従ってアドレ
スアロケーションユニットは、ステータスレジスタ値の
退避用のアドレス生成を行ない、そのアドレスに基づい
てステータスレジスタのステータスレジスタ値をデータ
メモリに短時間に格納させることができる。
ステータスレジスタ値をデータメモリに格納させる場合
には、比較器からの信号ＥＱＵＡＬをアドレスアロケー
ションユニットに、またインストラクションレジスタか
らのＤｏ命令コードをアドレスアロケーションユニット
に直接出力させる構成にしたので、これに従ってアドレ
スアロケーションユニットは、ステータスレジスタ値の
退避用のアドレス生成を行ない、そのアドレスに基づい
てステータスレジスタのステータスレジスタ値をデータ
メモリに短時間に格納させることができる。
【００４９】更に、上述のデータメモリに格納されたス
テータスレジスタ値をステータスレジスタに復帰させる
場合には、比較器からの信号ＥＱＵＡＬをアドレスアロ
ケーションユニットに、またインストラクションレジス
タからのＤｏループ終了信号をアドレスアロケーション
ユニットに直接出力させる構成にしたので、そのアドレ
スアロケーションユニットによって指定されたアドレス
に基づいてデータメモリに格納されたステータスレジス
タ値をステータスレジスタに短時間に復帰させることが
でき、オーバヘッドを最小化にすることができる。
テータスレジスタ値をステータスレジスタに復帰させる
場合には、比較器からの信号ＥＱＵＡＬをアドレスアロ
ケーションユニットに、またインストラクションレジス
タからのＤｏループ終了信号をアドレスアロケーション
ユニットに直接出力させる構成にしたので、そのアドレ
スアロケーションユニットによって指定されたアドレス
に基づいてデータメモリに格納されたステータスレジス
タ値をステータスレジスタに短時間に復帰させることが
でき、オーバヘッドを最小化にすることができる。
【図１】本発明の第一の実施例に係るデータ処理装置の
概略構成図
概略構成図
【図２】本発明の第一の実施例に係るデータ処理装置の
タイミングチャート
タイミングチャート
【図３】本発明の第一の実施例に係るデータ処理装置の
タイミングチャート
タイミングチャート
【図４】本発明の第二の実施例に係るデータ処理装置の
概略構成図
概略構成図
【図５】本発明の第二の実施例に係るデータ処理装置の
タイミングチャート
タイミングチャート
【図６】本発明の第二の実施例に係るデータ処理装置の
タイミングチャート
タイミングチャート
【図７】本発明の第二の実施例に係るデータ処理装置の
タイミングチャート
タイミングチャート
【図８】従来のデータ処理装置の概略構成図
【図９】従来のデータ処理装置のタイミングチャート
【図１０】従来のデータ処理装置のタイミングチャート
【図１１】従来のデータ処理装置のタイミングチャート
１ プログラムメモリ ２ プログラムカウンタ ３ インストラクションレジスタ ４ スタック ５ スタックポインタ ６ ステータスレジスタ ７ データメモリ ８ アドレスアロケーションユニット ９ ループアドレスレジスタ １０ ループカウンタ １１ 比較器 １２ ループアドレススタック １３ ループカウンタスタック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 昭 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内
Claims (4)
- 【請求項１】 Ｄｏループを含むプログラムを記憶格納
するプログラムメモリと、該プログラムメモリに記憶格
納されているプログラムを演算実行する際のカウント値
を生成するプログラムカウンタと、該プログラムカウン
タのカウント値の増減に同期し乍ら、上記プログラムメ
モリに記憶格納されているプログラムをロードし、上記
プログラムのＤｏ命令コードを解読するインストラクシ
ョンレジスタと、上記プログラムカウンタのカウント値
を一時的に記憶しておくスタックと、上記プログラムに
従って演算を実行した際の演算結果、及び該演算結果に
基づくゼロ、サイン、キャリー、オーバーフロー等のフ
ラグからなるステータスレジスタ値を記憶しておくステ
ータスレジスタと、該ステータスレジスタに記憶されて
いるステータスレジスタ値を一時的に退避させて記憶し
ておくデータメモリと、上記ステータスレジスタ値を記
憶するデータメモリのアドレスを格納するアドレスレジ
スタ、及び該データメモリのアドレスのアドレス計算を
実行するアドレス加減算器を含んだアドレスアロケーシ
ョンユニットと、Ｄｏループの繰り返し回数を格納して
おくループカウンタと、Ｄｏループのプログラムの最終
アドレスを格納するループアドレスレジスタと、該ルー
プアドレスレジスタから送出されるＤｏループの最終ア
ドレス値と上記プログラムカウンタから送出されるアド
レス値とを比較した後、プログラムカウンタのカウント
値を変更する信号を送出する比較器と、を具備し、 上記インストラクションレジスタがＤｏ命令コードを解
読すると、Ｄｏループの繰り返し回数を上記ループカウ
ンタに、またＤｏループの先頭アドレスをスタックに、
更にＤｏループの最終アドレスをループアドレスレジス
タに夫々格納させると共に、上記インストラクションレ
ジスタからのＤｏ命令コードに従って上記アドレスアロ
ケーションユニットは上記ステータスレジスタ値の退避
用のアドレス生成を行ない、このアドレス生成されたア
ドレスに基づいてステータスレジスタのステータスレジ
スタ値をデータメモリに退避させることを特徴とするＤ
ｏループ実行時のオーバヘッドを最小化するデータ処理
装置。 - 【請求項２】 上記比較器がＤｏループの処理手続の終
了を検知すると、上記スタックに格納されているカウン
ト値は上記プログラムカウンタに送出されると共に、上
記データメモリに格納されているステータスレジスタ値
は上記ステータスレジスタに復帰されることを特徴とす
る請求項１記載のＤｏループ実行時のオーバヘッドを最
小化するデータ処理装置。 - 【請求項３】 外部ループ、及びこの外部ループ含まれ
る内部ループからなるＤｏループを有するプログラムを
記憶格納するプログラムメモリと、該プログラムメモリ
に記憶格納されているプログラムを演算実行する際のカ
ウント値を生成するプログラムカウンタと、該プログラ
ムカウンタのカウント値の増減に同期し乍ら、上記プロ
グラムメモリに記憶格納されているプログラムをロード
し、上記プログラムのＤｏ命令コードを解読するインス
トラクションレジスタと、上記プログラムカウンタのカ
ウント値を一時的に記憶しておくスタックと、上記プロ
グラムに従って演算を実行した際の演算結果、及び該演
算結果に基づくゼロ、サイン、キャリー、オーバーフロ
ー等のフラグからなるステータスレジスタ値を記憶して
おくステータスレジスタと、該ステータスレジスタに記
憶されているステータスレジスタ値を一時的に退避させ
て記憶しておくデータメモリと、上記ステータスレジス
タ値を記憶するデータメモリのアドレスを指定するアド
レスレジスタと、外部ループ、又は内部ループの繰り返
し回数を格納するループカウンタと、該ループカウンタ
に格納されている外部ループの繰り返し回数を格納する
ループカウンタスタックと、上記外部ループ、又は内部
ループのプログラムの最終アドレスを格納するループア
ドレスレジスタと、該ループアドレスレジスタに格納さ
れている外部ループの最終アドレスを格納するループア
ドレススタックと、上記ループアドレスレジスタから送
出されるＤｏループの最終アドレス値と上記プログラム
カウンタから送出されるアドレス値とを比較した後、プ
ログラムカウンタのカウント値を変更する信号を送出す
る比較器と、を具備し、 上記インストラクションレジスタが外部ループのＤｏ命
令コードを解読すると、外部ループの繰り返し回数を上
記ループカウンタに、また外部ループの先頭アドレスを
スタックに、更にＤｏループの最終アドレスをループア
ドレスレジスタに夫々格納させると共に、上記インスト
ラクションレジスタからのＤｏ命令コードに従って上記
アドレスアロケーションユニットは上記ステータスレジ
スタ値の退避用のアドレス生成を行ない、このアドレス
生成されたアドレスに基づいてステータスレジスタのス
テータスレジスタ値をデータメモリに退避させて外部ル
ープを実行し、その後インストラクションレジスタが内
部ループのＤｏ命令コードを解読すると、上記ループカ
ウンタに格納されている外部ループの繰り返し回数を上
記ループカウンタスタックに、また上記ループアドレス
レジスタに格納されている外部ループの最終アドレスを
ループアドレススタックに、更に外部ループの先頭アド
レスを上記スタックに退避させて内部ループの実行を行
うことを特徴とするＤｏループ実行時のオーバヘッドを
最小化するデータ処理装置。 - 【請求項４】 上記比較器が内部ループの処理手続の終
了を検知すると、上記ループカウンタスタックに格納さ
れている外部ループの繰り返し回数は上記ループカウン
タに、また上記ループアドレススタックに格納されてい
る外部ループの最終アドレスは上記ループアドレスレジ
スタに、更に上記スタックに格納されている外部ループ
の先頭アドレスはプログラムカウンタに復帰されると共
に、上記データメモリに格納されているステータスレジ
スタ値は上記ステータスレジスタに復帰されて外部ルー
プを実行することを特徴とする請求項３記載のＤｏルー
プ実行時のオーバヘッドを最小化するデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5138549A JPH06348491A (ja) | 1993-06-10 | 1993-06-10 | Ｄｏループ実行時のオーバヘッドを最小化するデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5138549A JPH06348491A (ja) | 1993-06-10 | 1993-06-10 | Ｄｏループ実行時のオーバヘッドを最小化するデータ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06348491A true JPH06348491A (ja) | 1994-12-22 |
Family
ID=15224751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5138549A Pending JPH06348491A (ja) | 1993-06-10 | 1993-06-10 | Ｄｏループ実行時のオーバヘッドを最小化するデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06348491A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5693115A (en) * | 1993-03-03 | 1997-12-02 | Sumitomo Electric Industries, Ltd. | Process for production of glass preform for optical fiber including consolidating in a furnace with a temperature gradient |
| KR19990017021A (ko) * | 1997-08-21 | 1999-03-15 | 윤종용 | 마이크로 제어기와 디지탈 신호 처리기 통합 장치를구비한시스템 및 하드웨어 두 루프 실행 방법 |
| US7080239B2 (en) | 2002-06-26 | 2006-07-18 | Oki Electric Industry, Co., Ltd. | Loop control circuit and loop control method |
-
1993
- 1993-06-10 JP JP5138549A patent/JPH06348491A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5693115A (en) * | 1993-03-03 | 1997-12-02 | Sumitomo Electric Industries, Ltd. | Process for production of glass preform for optical fiber including consolidating in a furnace with a temperature gradient |
| KR19990017021A (ko) * | 1997-08-21 | 1999-03-15 | 윤종용 | 마이크로 제어기와 디지탈 신호 처리기 통합 장치를구비한시스템 및 하드웨어 두 루프 실행 방법 |
| US7080239B2 (en) | 2002-06-26 | 2006-07-18 | Oki Electric Industry, Co., Ltd. | Loop control circuit and loop control method |
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