JP2709201B2 - マイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータ処理を行なうも
ので、特に周期的なイベントパターンを発生する機能を
有するマイクロコンピュータに関するものである。

【０００２】

【従来の技術】図７は従来のマイクロコンピュータのイ
ベントパターン回路部を示すブロック図である。図７に
おいて、１は基準クロックをカウントするカウンタ、２
はカウンタ１の値との比較値を設定する比較レジスタ、
３はカウンタ１の値と比較レジスタ２の値を比較して両
者が一致したとき一致信号を出力する第１の比較器、７
は上記一致信号をトリガとして比較レジスタ２に順次転
送する比較値データを格納する第１のレジスタ群、８は
第１のレジスタ群７と同様に動作しイベントパターンデ
ータを格納する第２のレジスタ群、４は第１，第２のレ
ジスタ群７，８の転送されるデータの位置を示すデータ
ポインタ、５はその転送されるデータの終了位置を示す
終了位置レジスタ、６はデータポインタ４の値と上記終
了位置を比較する第２の比較器、９は第２のレジスタ群
８のデータをラッチするデータラッチ回路である。

【０００３】次に動作について説明する。カウンタ１
は、常に動作し基準クロックをカウントしている。この
カウント値と比較レジスタ２の値を第１の比較器３で比
較し、両者の値が一致すると一致信号が第１の比較器３
から出力される。この一致信号をトリガとして比較値デ
ータが格納された第１のレジスタ群７から比較レジスタ
２に新たな比較値データが転送され、それと同時にイベ
ントパターンデータが格納された第２のレジスタ群８か
ら新たなイベントパターンデータがデータラッチ回路９
に転送される。また、その一致信号で第１，第２のレジ
スタ群７，８の転送すべきデータのポインタを示すデー
タポインタ４もインクリメントされる。終了位置レジス
タ５には第１，第２のレジスタ群７，８で使用されてい
るデータ数が格納され、第２の比較器６でデータポイン
タ４の値と終了位置レジスタ５の値の比較を行い、両者
が一致すると割り込み要求信号を発生する。第１，第２
のレジスタ群７，８及び終了位置レジスタ５はデータバ
ス１２を通してソフトウェア的に内容が設定ができる。

【０００４】この回路を用いて図２（ｂ）の出力を行な
おうとする場合、図２（ａ）に示される様にカウンタ１
に対応して、イベントパターンデータの発生する時間
（比較値データ）とイベントパターンデータをそれぞれ
レジスタ群７と８に格納し、データの終了を知らせる割
り込み信号をもとに、次の発生時間とイベントパターン
データをソフトウェアでレジスタ群７と８にそれぞれ格
納する。

【０００５】そのソフトウェア処理のフローチャートを
図８に示す。ステップ８１ではカウンタ１の値をｔ_n 、
イベントパターンデータのパルス幅をＴ_n とし、カウン
タ１の値ｔ_n+1 を求める。ステップ８２では上記カウン
タ値ｔ_n+1 を第１のレジスタ群７へ書き込む。ステップ
８３ではイベントパターンデータを第２のレジスタ群８
へ書き込む。ステップ８４では書き込み終了か否かを判
定する。ステップ８５では上記書き込みを終了しデータ
数を終了位置レジスタ５へ書き込む。

【０００６】

【発明が解決しようとする課題】従来のマイクロコンピ
ュータのイベントパターン回路部は以上のように構成さ
れているので、カウンタ１は常に動作しており初期化さ
れることはなく、第１のレジスタ群７に格納する比較時
間（比較値データ）はイベントパターンの周期毎にソフ
トウェア的に計算を行ない、そして第１のレジスタ群７
に格納しなければならず、したがって周期的なイベント
パターンを発生させるためにも、ソフトウェア的な負担
が大きく、ソフトウェアの介在による時間的なずれが多
いという問題点があった。

【０００７】この発明は上記のような問題点を解決する
ためになされたもので、周期的なイベントパターンを得
るためのソフトウェア的な負担を減じ、ソフトウェアの
介在による時間的なずれを少なくすることができるマイ
クロコンピュータを提供することを目的とする。

【０００８】

【課題を解決するための手段】請求項１の発明に係るマ
イクロコンピュータは、第１，第２のレジスタ群７，８
の転送される比較値データ，イベントパターンデータの
位置を示すデータポインタ４の値と、その転送されるデ
ータの終了位置を示す終了位置レジスタ５の値とを第２
の比較器６により比較し、両者が一致したときにデータ
ポインタ４の値と基準クロックをカウントするカウンタ
１の値とを初期値に設定するように構成したものであ
る。

【０００９】請求項２の発明に係るマイクロコンピュー
タは、基準クロックをカウントするカウンタ１の値と、
このカウンタ１の値との比較値を設定する比較レジスタ
２の値とを第１の比較器３により比較し、両者が一致す
る毎に第２のレジスタ群８のイベントパターンデータを
データラッチ回路９に転送し、同時に第１のレジスタ群
７の比較値データと、第１のレジスタ群７に格納された
比較値データに対応するイベントパターンデータの始ま
りの時間を格納する基準時間レジスタ１０の値とを加算
器１１で加算し、比較レジスタ２へその加算結果を転送
するように構成したものである。

【００１０】

【作用】請求項１の発明において、データポインタ４の
値と終了位置レジスタ５の値とが一致したときデータポ
インタ４の値とカウンタ１の値とが初期値に設定され
る。これにより周期的なイベントパターンを発生するこ
とが可能となる。

【００１１】請求項２の発明において、カウンタ１の値
と比較レジスタ２の値とが一致する毎に第２のレジスタ
群８のイベントパターンデータはデータラッチ回路９に
転送され、それと同時に第１のレジスタ群７の比較値デ
ータと基準時間レジスタ１０の値との加算結果が比較レ
ジスタ２へ転送される。これにより周期的なイベントパ
ターンを発生することが可能になる。

【００１２】

【実施例】図１は請求項１の発明の一実施例に係るマイ
クロコンピュータのイベントパターン回路部を示すブロ
ック図である。図１において、図７に示す構成要素に対
応するものには同一の符号を付し、その説明を省略す
る。この実施例では、カウンタ１及びデータポインタ４
は第２の比較器６からの一致信号で初期化されるように
構成されている。

【００１３】次に動作について説明する。図２（ｂ）に
示すようなイベントパターンを得るためには、図２
（ｃ）に示されるようにカウンタ１の初期値からの時間
（比較値データ）と、その時間に対応するイベントパタ
ーンデータを１周期分レジスタ群７と８にそれぞれ格納
し、また、イベントパターンデータのデータ数を終了位
置レジスタ５に格納する。このような１度のソフトウェ
ア的な処理の後は、１周期の処理終了の毎にハードウェ
ア的に第２の比較器６からの一致信号でカウンタ１及び
データポインタ４が初期化されるので、周期的なイベン
トパターンデータを得ることができる。なお、異なるイ
ベントパターンデータを得るには、レジスタ群７，８の
内容を書き換えることにより対応できる。

【００１４】上記処理のフローチャートを図３に示す。
初期設定時またはイベントパターン変化時において、ス
テップ３１では時間データ（比較値データ）をレジスタ
群７へ書き込み、ステップ３２ではイベントパターンデ
ータをレジスタ群８へ書き込み、ステップ３３ではデー
タ数を終了位置レジスタ５に書き込む。

【００１５】図１の実施例によれば、１周期分のイベン
トパターンの繰り返しをハードウェアで制御するように
構成したので、ソフトウェアの介在による時間的なずれ
がなくなり、これにより精度の高い周期的なイベントパ
ターンが得られる。

【００１６】図４は請求項２の発明の一実施例に係るマ
イクロコンピュータのイベントパターン回路部を示すブ
ロック図である。図４において、図１に示す構成要素に
対応するものには同一の符号を付し、その説明を省略す
る。この実施例では、第１のレジスタ群７に格納された
比較値データに対応するイベントパターンデータの始ま
りの時間を格納する基準時間レジスタ１０と、この基準
時間レジスタ１０の値と第１のレジスタ群７の値を加算
する加算器１１とが追加され、比較レジスタ２へはその
加算された値が格納されるように構成されている。

【００１７】次に動作について説明する。図５（ａ）に
示すようなイベントパターンを得るためには図５（ｃ）
に示されるように基準時間ＢＴ１からの時間（比較値デ
ータ）とこの時間に対応するイベントパターンデータと
を、１周期分レジスタ群７とレジスタ群８とにそれぞれ
格納し、それらのデータ数を終了位置レジスタ５に格納
する。また、基準時間ＢＴ１を基準時間レジスタ１０へ
格納する。このようにしてイベントパターンの１周期の
終了毎に発生する割り込みで基準時間レジスタ１０の値
（基準時間）を書き換えるのみで、周期的なイベントパ
ターンを得ることができる。

【００１８】上記ソフトウェア処理のフローチャートを
図６に示す。ステップ６１ではイベントパターンデータ
を変化させるかどうかを判定する。ステップ６２ではイ
ベントパターンデータを変化させる場合に比較時間（比
較値データ）を第１のレジスタ群７へ書き込む。ステッ
プ６３ではイベントパターンデータを第２のレジスタ群
８へ書き込む。ステップ６４ではデータ数を終了位置レ
ジスタ５へ書き込む。ステップ６５では基準時間を基準
時間レジスタ１０へ書き込む。

【００１９】図４の実施例によれば、基準時間レジスタ
１０への基準時間の設定のみを行なえば周期的なイベン
トパターンを発生できるように構成したので、ソフトウ
ェアの介在による時間的なずれがなくなり、または少な
くなり、これにより精度の高いイベントパターンが得ら
れる。

【００２０】なお、上記各実施例では自動的にデータが
転送されるレジスタ群として表現したが、このレジスタ
群はＦＩＦＯメモリ等で実現してもよい。

【００２１】

【発明の効果】請求項１の発明によれば、データポイン
タと終了位置レジスタとの値の一致を見る比較器の一致
信号でデータポインタと基準クロックをカウントするカ
ウンタとを初期化するように構成したので、イベントの
発生する時間とイベントパターンとを１周期分第１，第
２レジスタ群にそれぞれ格納するというソフトウェア処
理を１度行なえば周期的なイベントパターンをソフトウ
ェア的な負担なしで得ることができ、これによりソフト
ウェアの介在による時間的なずれがなくなり、または少
なくなり、したがって精度の高い周期的なイベントパタ
ーンが得られるという効果がある。

【００２２】請求項２の発明によれば、基準クロックを
カウントするカウンタの値と比較レジスタの値とを比較
し、両者が一致する毎に第２のレジスタ群のイベントパ
ターンデータをデータラッチ回路に転送し、同時に第１
のレジスタ群の比較値データと基準時間レジスタの値と
を加算し、比較レジスタへその加算結果を転送するよう
に構成したので、イベントの発生する時間とイベントパ
ターンとを１周期分第１，第２レジスタ群にそれぞれ格
納するというソフトウェア処理を１度行なえば１周期終
了毎に基準時間レジスタの値のみを書き換えるソフトウ
ェア処理のみで周期的なイベントパターンを得ることが
でき、これによりソフトウェアの介在による時間的なず
れがなくなり、または少なくなり、したがって精度の高
い周期的なイベントパターンが得られるという効果があ
る。

【図面の簡単な説明】

【図１】請求項１の発明の一実施例に係るマイクロコン
ピュータのイベントパターン回路部の構成を示すブロッ
ク図である。

【図２】図１の実施例の動作を説明するためのタイミン
グ図である。

【図３】図１の実施例の動作を説明するためのフローチ
ャートである。

【図４】請求項２の発明の一実施例に係るマイクロコン
ピュータのイベントパターン回路部の構成を示すブロッ
ク図である。

【図５】図４の実施例の動作を説明するためのタイミン
グ図である。

【図６】図４の実施例の動作を説明するためのフローチ
ャートである。

【図７】従来のマイクロコンピュータのイベントパター
ン回路部の構成を示すブロック図である。

【図８】図７の従来例の動作を説明するためのフローチ
ャートである。

【符号の説明】

１ カウンタ ２ 比較レジスタ ３ 第１の比較器 ４ データポインタ ５ 終了位置レジスタ ６ 第２の比較器 ７ 第１のレジスタ群 ８ 第２のレジスタ群 ９ データラッチ回路 １０ 基準時間レジスタ １１ 加算器

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 基準クロックをカウントするカウンタ
   と、このカウンタの値との比較値を設定する比較レジス
   タと、上記カウンタの値と上記比較レジスタの値を比較
   して両者が一致したとき一致信号を出力する第１の比較
   器と、上記一致信号をトリガとして上記比較レジスタに
   順次転送する比較値データを格納する第１のレジスタ群
   と、イベントパターンデータをラッチするデータラッチ
   回路と、上記一致信号をトリガとして上記データラッチ
   回路に順次転送するイベントパターンデータを格納する
   第２のレジスタ群と、上記第１，第２のレジスタ群の転
   送されるデータの位置を示すデータポインタと、その転
   送されるイベントパターンデータの終了位置を示す終了
   位置レジスタと、上記データポインタの値と上記終了位
   置を比較する第２の比較器とを備え、上記データポイン
   タの値と上記終了位置レジスタの値が上記第２の比較器
   により比較され一致したときに上記データポインタの値
   と上記カウンタの値を初期値に設定するように構成した
   ことを特徴とするマイクロコンピュータ。
2. 【請求項２】 基準クロックをカウントするカウンタ
   と、このカウンタの値との比較値を設定する比較レジス
   タと、上記カウンタの値と上記比較レジスタの値を比較
   して両者が一致したとき一致信号を出力する第１の比較
   器と、上記比較の１回以上の比較値データを格納する第
   １のレジスタ群と、イベントパターンデータをラッチす
   るデータラッチ回路と、上記一致信号をトリガとして上
   記データラッチ回路に順次転送するイベントパターンデ
   ータを格納する第２のレジスタ群と、上記第１のレジス
   タ群に格納された比較値データに対応するイベントパタ
   ーンデータの始まりの時間を格納する基準時間レジスタ
   と、上記第１，第２のレジスタ群のデータの位置を示す
   データポインタと、このデータポインタで示される第１
   のレジスタ群内の比較値と上記基準時間レジスタの値を
   加算し上記比較レジスタに転送するデータを作る加算器
   と、その転送されるデータの終了位置を示す終了位置レ
   ジスタと、上記データポインタと上記終了位置を比較す
   る第２の比較器とを備え、上記カウンタの値と上記比較
   レジスタの値が上記第１の比較器により比較され一致す
   る毎に上記第２のレジスタ群のデータを上記データラッ
   チ回路に転送し、同時に上記第１のレジスタ群のデータ
   と上記基準時間レジスタの値を上記加算器で加算し、上
   記比較レジスタへその加算結果を転送するように構成し
   たことを特徴とするマイクロコンピュータ。