JPS5840421Y2 - デイジタル微分解析機 - Google Patents

Description

【考案の詳細な説明】 本考案はディジタル微分解析機に関し、特に時分割で出
力される複数個の演算レジスタ出力を静的に出力するよ
うにしたディジタル微分解析機に関するものである。

近来、微分方程式の演算、軌道や図形などの連続量の演
算制御をアナログ計算機に比べさらに精度よく行うよう
にしたディジタル微分解析機（Ｄｉｇｉｔａｌ Ｄｉｆ
ｆｅｒｅｎｔｉａｌ Ａｎａｌｙｚｅｒ）が実用化され
ている。

このディジタル微分解析機（以下、ＤＤＡという）は、
入力変数を電圧の代わりにコード化された数値信号とし
、この入力変数の時間経過に伴う有限の増分を量子化さ
れた数値として出力するものである。

演算部の動作は、積分器の動作が基本であり、その動作
原理は区分求積法により、 積分演算 ｙ＝／ｘｄｘ＋ｙ。

は区分求積的に ｙ＝ΣＸｌ・△ｔｉとして近似的に求
められている。

ｉ＝０このような動作原理に基づ〈従来のＤＤＡは、
基本構成として積分演算および加算演算を行う演算部と
、この演算結果を格納するｎ個（ｎ＞１）の演算レジス
タと、ｎ個の演算レジスタと演算部との演算データの転
送制御を時分割で行うための制御カウンタとから構成さ
れている。

その動作は、制御カウンタが所定のタイミングでスキャ
ンニング動作を開始すると、その出力に対応したアドレ
スの演算レジスタが選択され、格納されていた演算デー
タが演算部に転送されて演算部によって新たな入力変数
との演算が行なわれる。

この演算結果は再び元の演算レジスタに格納される。

従って、演算レジスタはτ種のアキュームレータとして
機能している。

この演算処理が完了すると、制御カウンタは次の演算レ
ジスタを選択し、同様な動作を行う。

このように、従来のＤＤＡは、１個の演算部を時分割で
使用し、その結果を複数個の演算レジスタに格納するよ
うにしたものであり、演算方式上においては直列形演算
方式のＤＤＡとされている。

ところが、ある任意の演算レジスタ出力によって外部の
装置例えばアナログ指示計を動作させる場合、演算レジ
スタの出力が時分割で出力されているため指示計を静的
に動作させることが不可能となっている。

従って、本考案の目的は時分割で演算結果が出力される
複数個の演算レジスタを任意に選択し、その出力を静的
に出力するようにしたディジタル微分解析機を提供する
ことにある。

このような目的を達成するために本考案によるＤＤＡは
、選択する演算レジスタのアドレスを設定スるアドレス
レジスタと、演算レジスタのアドレスを時分割で出力し
ている制御カウンタ出力と前記アドレスレジスタの出力
とを比較し一致したとき一致信号を出力する比較回路と
、時分割で出力されている演算レジスタ出力を入力とし
前記一致信号によって選択された演算レジスタの出力を
ラッチするデータレジスタを設け、任意のアドレスの演
算レジスタ出力を静的に出力するようにしたものである
。

以下、図面を用いて本考案を説明する。

第１図は、本考案の一実施例を示すＤＤＡのブロック図
であり、データレジスタが１個の場合のものである。

同図において、演算部１と、ｎ個の演算レジスタ２と、
ｎ個の演算レジスタ２のアドレス信号を時分割で出力す
る制御カウンタ３と、選択する演算レジスタ２のアドレ
スを設定するためのアドレスレジスタ４と、制御カウン
タ３の出力とアドレスレジスタ４の出力を比較し一致し
たとき一致信号を出力する比較回路５と、演算レジスタ
２の出力を比較回路５から出力される一致信号によって
ラッチするアドレスレジスタ６とから構成されている。

以下、動作を説明する。

まず、アドレスレジスタ４に選択するｎ個の演算レジス
タ２の一つに該当するアドレスが設定されると、比較回
路５はこのアドレスレジスタで示されたアドレスと制御
カウンタ３で示されるアドレスを常時比較する。

所定のタイミングパルスで制御カウンタ３がｎ個の演算
レジスタ２をスキャンニングし、制御カウンタ３で示さ
れるアドレスがアドレスレジスタ４で示されるアドレス
と一致すると、比較回路５から一致信号が送出される。

すると、この時の演算レジスタ２の出力がデータレジス
タ６にラッチされる。

すなわち、選択した演算レジスタ２の一つの内容がデー
タレジスタ６に読み込まれる。

この結果、データレジスタ６から静的な演算レジスタの
内容を出力することができる。

この場合、データレジスタ６の内容は、制御カウンタ３
の１スキャンニング動作毎に更新されるため、任意のア
ドレスの演算レジスタの変化量を容易に知ることができ
る。

また、データレジスタ６の出力をＤＤＡ変換器などを介
して出力することによってアナログ的な指示計を連続性
をもって動作させることができる。

なお、本実施例はデータレジスタ６を１個設けたもので
あるが第２図に示すように、データレジスタ６、比較回
路５およびアドレスレジスタ４からなる出力回路７を必
要に応じてｎ個設けることにより、演算レジスタ２の出
力をそのアドレス毎に並列に出力することができる。

以上説明したように本考案によれば時分割で演算結果を
出力しているｎ個の演算レジスタの任意の演算レジスタ
を選択し、その出力を静的に出力することができる。

このため、外部装置への演算結果の出力が容易になるな
ど優れた効果を有する。

【図面の簡単な説明】

第１図および第２図は本考案によるＤＤＡの実施例を示
すブロック図である。 １・・・・・・演算部、２・・・・・・演算レジスタ、
３・・・・・・制御カウンタ、４・・・・・・アドレス
レジスタ、５・・・・・・比較回路、６・・・・・・デ
ータレジスタ、７・・・・・・出力回路。

Claims (1)

【実用新案登録請求の範囲】
1. 複数個の演算レジスタ出力が時分割で出力されているデ
   ィジタル微分解析機において、任意ノアドレスの演算レ
   ジスタの選択アドレスを設定するアドレスレジスタと、
   演算レジスタのアドレスを時分割でスキャンニングして
   いる制御カウンタのアドレス情報と前記アドレスレジス
   タのアドレス情報を比較し一致したとき一致信号を送出
   する比較回路と、演算レジスタ出力を前記一致信号によ
   ってラッチするデータレジスタとからなる出力回路を１
   個あるいは複数個備え、複数個の演算レジスタの出力を
   並列に出力するようにしたことを特徴とするディジタル
   微分解析機。