JPH0381165A - 強調文字発生回路 - Google Patents
強調文字発生回路Info
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- JPH0381165A JPH0381165A JP1218950A JP21895089A JPH0381165A JP H0381165 A JPH0381165 A JP H0381165A JP 1218950 A JP1218950 A JP 1218950A JP 21895089 A JP21895089 A JP 21895089A JP H0381165 A JPH0381165 A JP H0381165A
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- Japan
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- character
- pattern
- circuit
- control circuit
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- 230000006870 function Effects 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Dot-Matrix Printers And Others (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理分野における出力装置に関して、文
字出力時の強調文字発生回路に関する。
字出力時の強調文字発生回路に関する。
従来、この種の文字パターン発生回路を有する装置にお
ける文字の強調方法については、例えばドツトマドリス
ク型インパクトプリンタでは強調印字の時には文字を一
度印字したヘッドをずらせて同じ文字を打つことによっ
て文字を太らせて強調印字を行っていた。又、電子写真
式ノンインパクトプリンタにおいては、１ペ一ジ分の描
画のメモリに文字ドツトパターンを与え次に位置をずら
して同じ文字を描画することにより文字の強調印字を行
なっていた。
ける文字の強調方法については、例えばドツトマドリス
ク型インパクトプリンタでは強調印字の時には文字を一
度印字したヘッドをずらせて同じ文字を打つことによっ
て文字を太らせて強調印字を行っていた。又、電子写真
式ノンインパクトプリンタにおいては、１ペ一ジ分の描
画のメモリに文字ドツトパターンを与え次に位置をずら
して同じ文字を描画することにより文字の強調印字を行
なっていた。
上述のように従来の方法によると、強調文字印字の際に
はパターンメモリを１文字につき２度アクセスする形に
るため、通常の２倍の処理時間を要するという欠点があ
った。
はパターンメモリを１文字につき２度アクセスする形に
るため、通常の２倍の処理時間を要するという欠点があ
った。
本発明の強調文字発生回路は、上位制御回路から与えら
れる文字コード情報に従って文字のドツトパターンを出
力する文字パターンメモリと、１つの文字のうち第ｎ番
目に読み出した文字パターンメモリ１ワード分のドツト
情報を蓄えるパターンレジスタと、第（ｎ−１）番目の
ドツト情報のＭ Ｓ Ｂ （Ｍ ｏｓｔ Ｓ １ｇｎ１
ｆｉｃａｎｔ Ｂ ｉｔ）を記憶するブリップフロッ
プと８個のＯＲ回路より成る論理和回路と、前記パター
ンレジスタ、論理和回路及び文字パターンメモリを制御
し３進力ンウント機能を有するタイミング制御回路とよ
り構成される。
れる文字コード情報に従って文字のドツトパターンを出
力する文字パターンメモリと、１つの文字のうち第ｎ番
目に読み出した文字パターンメモリ１ワード分のドツト
情報を蓄えるパターンレジスタと、第（ｎ−１）番目の
ドツト情報のＭ Ｓ Ｂ （Ｍ ｏｓｔ Ｓ １ｇｎ１
ｆｉｃａｎｔ Ｂ ｉｔ）を記憶するブリップフロッ
プと８個のＯＲ回路より成る論理和回路と、前記パター
ンレジスタ、論理和回路及び文字パターンメモリを制御
し３進力ンウント機能を有するタイミング制御回路とよ
り構成される。
次に本発明について図面を参照して説明する。
本発明の実施例を示す第１図において、１は文字パター
ンメモリ、２はパターンレジスタ、３は論理和回路、４
はタイミング制御回路である０文字パターンメモリ１ワ
ードを８ビツトとして構成するものとすると、１つのパ
ターン情報の第１番目１ワードのデータは上位制御回路
からのメモリーリクエスト■によってタイミング制御回
路４で生成されるメモリイネーブル信号■（第４図■）
と、上位制御回路で文字コード情報から生成されたアド
レス信号■（第４図の）とによってパターンデータＯ■
として出力される。パターンデータ０■はタイミング制
御回路４が出力する５ＥＴＯ信号■の立上りでパターン
レジスタ２にセットされる（第４図〉。パターンレジス
タ２にセットされた第１番目のパターンデータ１■は論
理和回路３の入力となる。第２図に示すように、論理和
回路３においてパターンデータ１■の各ビットとの論理
和が求められるが−ＬＳＢ （ｌｅａｓｔ ５１ｇｎ
１ｆｉｃａｎｔ Ｂ ｉｔ）については読め初期化さ
れたブリップクロップ５の出力との論理和が求められ、
その出力が第１番目の文字パターン情報［相］として転
送先デバイスに、デスティネーションラッチ信号■でセ
ットされ、デスティネーションラッチ信号■からタイミ
ング制御回路４は５ＥＴＩ信号■を生成し、本信号でパ
ターンデータ１■のＭＳＢ（Ｍ ｏｓｔ Ｓ １ｇｎ１
ｆｉｃａｎｔ Ｂ ｉｔ）をフリップフロップ５にセ
ットする。第２番目のパターンデータ１■も同様にして
出力され、論理和回路３でＬＳＢはブリップフロップ５
に格納された第１番目のパターンデータ１のＭＳＢとの
論理和が、他の各ビットは１つ下位のビットとの論理和
が求められ、文字パターン情報［株］が出力され、５Ｅ
ＴＩ信号■でＭＳＢがフリップフロップ５にセットされ
る。
ンメモリ、２はパターンレジスタ、３は論理和回路、４
はタイミング制御回路である０文字パターンメモリ１ワ
ードを８ビツトとして構成するものとすると、１つのパ
ターン情報の第１番目１ワードのデータは上位制御回路
からのメモリーリクエスト■によってタイミング制御回
路４で生成されるメモリイネーブル信号■（第４図■）
と、上位制御回路で文字コード情報から生成されたアド
レス信号■（第４図の）とによってパターンデータＯ■
として出力される。パターンデータ０■はタイミング制
御回路４が出力する５ＥＴＯ信号■の立上りでパターン
レジスタ２にセットされる（第４図〉。パターンレジス
タ２にセットされた第１番目のパターンデータ１■は論
理和回路３の入力となる。第２図に示すように、論理和
回路３においてパターンデータ１■の各ビットとの論理
和が求められるが−ＬＳＢ （ｌｅａｓｔ ５１ｇｎ
１ｆｉｃａｎｔ Ｂ ｉｔ）については読め初期化さ
れたブリップクロップ５の出力との論理和が求められ、
その出力が第１番目の文字パターン情報［相］として転
送先デバイスに、デスティネーションラッチ信号■でセ
ットされ、デスティネーションラッチ信号■からタイミ
ング制御回路４は５ＥＴＩ信号■を生成し、本信号でパ
ターンデータ１■のＭＳＢ（Ｍ ｏｓｔ Ｓ １ｇｎ１
ｆｉｃａｎｔ Ｂ ｉｔ）をフリップフロップ５にセ
ットする。第２番目のパターンデータ１■も同様にして
出力され、論理和回路３でＬＳＢはブリップフロップ５
に格納された第１番目のパターンデータ１のＭＳＢとの
論理和が、他の各ビットは１つ下位のビットとの論理和
が求められ、文字パターン情報［株］が出力され、５Ｅ
ＴＩ信号■でＭＳＢがフリップフロップ５にセットされ
る。
同様にして、第３番目のパターン情報［相］ぞ出力され
、そのＭＳＢがフリップフロップ５にセットされるが、
タイミング制御回路の３進カウンタの出力であるフリッ
プフロップリセット信号■によってリセットされる。以
下同様に第３ｎ番目のパターン情報［相］の読み出し時
にフリップフロップ５をリセットする。
、そのＭＳＢがフリップフロップ５にセットされるが、
タイミング制御回路の３進カウンタの出力であるフリッ
プフロップリセット信号■によってリセットされる。以
下同様に第３ｎ番目のパターン情報［相］の読み出し時
にフリップフロップ５をリセットする。
第３図に強調前と、強調後の文字ターン情報の違いを示
す。ここで、１文字は２４Ｘ２４ドツトで構成し文字パ
ターンメモリ１の１ワードを８ビツトで構成すると１文
字について文字パターンメモリを７２階アクセスするこ
とにうなるが、文字パターンメモリ１を上述の方法でｌ
、２．３・・・・・・７２の順に１ワードを読み出す様
にすると第３図（ｂ）に示す様に強調後は文字に［Ｆ］
のドツトが付加され強調される。尚、文字バター・ンメ
モリの１ワードは８ビツトとしｉがＲビットについても
、前記パターンレジスタのＲビット論理和回路３のＯＲ
回路をＲ個で構成すれば容易になされることは明白であ
る。
す。ここで、１文字は２４Ｘ２４ドツトで構成し文字パ
ターンメモリ１の１ワードを８ビツトで構成すると１文
字について文字パターンメモリを７２階アクセスするこ
とにうなるが、文字パターンメモリ１を上述の方法でｌ
、２．３・・・・・・７２の順に１ワードを読み出す様
にすると第３図（ｂ）に示す様に強調後は文字に［Ｆ］
のドツトが付加され強調される。尚、文字バター・ンメ
モリの１ワードは８ビツトとしｉがＲビットについても
、前記パターンレジスタのＲビット論理和回路３のＯＲ
回路をＲ個で構成すれば容易になされることは明白であ
る。
本発明は、以上説明したように、文字を横方向に１ビツ
トずらせて強調文字の印字する際に第１図の様に構成す
ることにより、簡易でかつ少量の回路で通常の文字印字
を同じ時間で、強調文字を発生することができるという
効果がある。
トずらせて強調文字の印字する際に第１図の様に構成す
ることにより、簡易でかつ少量の回路で通常の文字印字
を同じ時間で、強調文字を発生することができるという
効果がある。
第１図は、本発明のブロック図、第２図はパターンレジ
スタ２と論理和回路３の部分的回路図、第３図（ａ＞お
よび（ｂ）は強調前後それぞれの文字出力模式図、第４
図は本発明回路のタイミングチャートである。 】・・・・・・文字パターンメモリ、２・・・・・・パ
ターンレジスタ、３・・・・・・論理和回路、４・・・
・・・タイマー回路、５・・・・・・フリップフロップ
。
スタ２と論理和回路３の部分的回路図、第３図（ａ＞お
よび（ｂ）は強調前後それぞれの文字出力模式図、第４
図は本発明回路のタイミングチャートである。 】・・・・・・文字パターンメモリ、２・・・・・・パ
ターンレジスタ、３・・・・・・論理和回路、４・・・
・・・タイマー回路、５・・・・・・フリップフロップ
。
Claims (1)
- 【特許請求の範囲】 上位制御回路から与えられる文字コード情報に従つて文
字パターン用メモリをアクセスすることにより文字のド
ットパターン情報を発生させる文字パターン発生回路に
おいて、 前記上位制御回路において文字コード情報より発生した
アドレスを入力として文字のドットパターンを出力す文
字パターンメモリと、１つの文字パターンのうち前記文
字パターンメモリ１ワード分ｍドットの情報を蓄えるパ
ターンレジスタと、１つのフリップフロップのｍ個のＯ
Ｒ回路より構成される文字パターンの隣り合うビットの
論理和を求める論理和回路と、前記パターンレジスタ、
論理和解回路及び文字パターンメモリを制御し３進カウ
ント機能を有するタイミング制御回路とより成る強調文
字発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218950A JPH0381165A (ja) | 1989-08-24 | 1989-08-24 | 強調文字発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218950A JPH0381165A (ja) | 1989-08-24 | 1989-08-24 | 強調文字発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0381165A true JPH0381165A (ja) | 1991-04-05 |
Family
ID=16727878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1218950A Pending JPH0381165A (ja) | 1989-08-24 | 1989-08-24 | 強調文字発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0381165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010195061A (ja) * | 2009-02-23 | 2010-09-09 | Hitachi Automotive Systems Ltd | 車両盗難防止システムおよび方法 |
-
1989
- 1989-08-24 JP JP1218950A patent/JPH0381165A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010195061A (ja) * | 2009-02-23 | 2010-09-09 | Hitachi Automotive Systems Ltd | 車両盗難防止システムおよび方法 |
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