JP3211238B2 - 画像データ時間軸変換回路 - Google Patents
画像データ時間軸変換回路Info
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- JP3211238B2 JP3211238B2 JP18301590A JP18301590A JP3211238B2 JP 3211238 B2 JP3211238 B2 JP 3211238B2 JP 18301590 A JP18301590 A JP 18301590A JP 18301590 A JP18301590 A JP 18301590A JP 3211238 B2 JP3211238 B2 JP 3211238B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像データを時間軸で縮小および拡大する画
像データ時間軸変換回路に関する。
像データ時間軸変換回路に関する。
従来より、ランダムアクセスメモリ（RAM）を使用し
て、画像の各種時間軸変換が実用化されている。また、
画像の縮小，拡大および方式変換等の多様な応用が考え
られている。ところで、動画像の時間軸変換において
は、画像メモリの高速アクセスを行うために、画像メモ
リの制御回路は高速動作が要求される。このため、画像
メモリ周辺の制御回路には、比較的大規模な専用ハード
ウェアを使用している。
て、画像の各種時間軸変換が実用化されている。また、
画像の縮小，拡大および方式変換等の多様な応用が考え
られている。ところで、動画像の時間軸変換において
は、画像メモリの高速アクセスを行うために、画像メモ
リの制御回路は高速動作が要求される。このため、画像
メモリ周辺の制御回路には、比較的大規模な専用ハード
ウェアを使用している。
従来、画像メモリを使用して動画像の時間軸変換を行
うためには、比較的大規模な専用ハードウェアを使用し
た画像データ時間軸変換回路が必要であるという問題点
がある。
うためには、比較的大規模な専用ハードウェアを使用し
た画像データ時間軸変換回路が必要であるという問題点
がある。
本発明の目的は、簡単且つ小規模なハードウェアで高
速度の時間軸変換を行うことのできる画像データ時間軸
変換回路を提供することにある。
速度の時間軸変換を行うことのできる画像データ時間軸
変換回路を提供することにある。
本発明の画像データ時間軸変換回路は、書込みおよび
読出しアドレスに応じて画像データの書込みおよび読出
しを行う画像メモリと、初期値として任意に設定される
パルス列を書込みクロックに応じて順次シフトして１ビ
ットの制御パルスを発生するシフトレジスタからなるパ
ルス発生回路と、書込みクロックおよび前記制御パルス
に応じて前記書込みアドレスを発生する書込みアドレス
発生回路と、読出しクロックに応じて前記読出しアドレ
スを発生する読出しアドレス発生回路とを備え、前記書
込みアドレス発生回路は前記制御パルスに応じてアドレ
スを更新する構成である。
読出しアドレスに応じて画像データの書込みおよび読出
しを行う画像メモリと、初期値として任意に設定される
パルス列を書込みクロックに応じて順次シフトして１ビ
ットの制御パルスを発生するシフトレジスタからなるパ
ルス発生回路と、書込みクロックおよび前記制御パルス
に応じて前記書込みアドレスを発生する書込みアドレス
発生回路と、読出しクロックに応じて前記読出しアドレ
スを発生する読出しアドレス発生回路とを備え、前記書
込みアドレス発生回路は前記制御パルスに応じてアドレ
スを更新する構成である。
また、本発明の画像データ時間軸変換回路は、書込み
および読出しアドレスに応じて画像データの書込みおよ
び読出しを行う画像メモリと、初期値として任意に設定
されるパルス列を読出しクロックに応じて順次シフトし
て１ビットの制御パルスを発生するシフトレジスタから
なるパルス発生回路と、書込みクロックに応じて前記書
込みアドレスを発生する書込みアドレス発生回路と、読
出しクロックおよび前記制御パルスに応じて前記読出し
アドレスを発生する読出しアドレス発生回路とを備え、
前記読出しアドレス発生回路は前記制御パルスに応じて
アドレスを更新するする構成である。
および読出しアドレスに応じて画像データの書込みおよ
び読出しを行う画像メモリと、初期値として任意に設定
されるパルス列を読出しクロックに応じて順次シフトし
て１ビットの制御パルスを発生するシフトレジスタから
なるパルス発生回路と、書込みクロックに応じて前記書
込みアドレスを発生する書込みアドレス発生回路と、読
出しクロックおよび前記制御パルスに応じて前記読出し
アドレスを発生する読出しアドレス発生回路とを備え、
前記読出しアドレス発生回路は前記制御パルスに応じて
アドレスを更新するする構成である。
次に図面を参照して本発明を説明する。
第１図は本発明の一実施例を示すブロック図であり、
画像データを時間軸で縮小する場合の構成を示してい
る。同図において、画像データを記憶する画像メモリ10
と、書込みクロックCWおよび制御パルスＹに応じて画像
データの書込みアドレスAWを発生する書込アドレス発生
回路20と、読出しクロックCRに応じて画像データの読出
しアドレスARを発生する読出しアドレス発生回路21と、
書込アドレス発生回路20を制御する制御パルスＹを発生
するパルス発生回路30とを備えている。
画像データを時間軸で縮小する場合の構成を示してい
る。同図において、画像データを記憶する画像メモリ10
と、書込みクロックCWおよび制御パルスＹに応じて画像
データの書込みアドレスAWを発生する書込アドレス発生
回路20と、読出しクロックCRに応じて画像データの読出
しアドレスARを発生する読出しアドレス発生回路21と、
書込アドレス発生回路20を制御する制御パルスＹを発生
するパルス発生回路30とを備えている。
次に、動作について説明する。
入力画像データDIは、書込みアドレスAWに応じて画像
メモリ10に書込まれ、また、読出しアドレスARに応じて
画像メモリ10から出力画像データDOとして読出される。
ところで、書込アドレス発生回路30は、パルス発生回路
30から出力される制御パルスＹが論理“1"のときに書込
みアドレスAWを更新する。ここで、第２図に示すタイム
チャートを参照して動作を説明する。第２図（ａ）は制
御パルスＹの一例を示しており、同図（ｂ）は書込みア
ドレスAWを示している。書込みアドレスAWは、制御パル
スＹが論理“1"となる毎にアドレスが更新されていく。
同図（ｃ）は入力画像データDIを示しており、書込みク
ロックCWに同期して連続して入力している。同図（ｄ）
は画像メモリ10に書込まれる画像データを示しており、
制御パルスＹが論理“1"となる時点の入力画像データDI
が選択されて書込まれる。このように間引かれて画像メ
モリ10に書込まれた画像データを、読出しアドレスARに
応じて連続して読出すことにより、時間軸が縮小された
画像データを高速度で得ることができる。
メモリ10に書込まれ、また、読出しアドレスARに応じて
画像メモリ10から出力画像データDOとして読出される。
ところで、書込アドレス発生回路30は、パルス発生回路
30から出力される制御パルスＹが論理“1"のときに書込
みアドレスAWを更新する。ここで、第２図に示すタイム
チャートを参照して動作を説明する。第２図（ａ）は制
御パルスＹの一例を示しており、同図（ｂ）は書込みア
ドレスAWを示している。書込みアドレスAWは、制御パル
スＹが論理“1"となる毎にアドレスが更新されていく。
同図（ｃ）は入力画像データDIを示しており、書込みク
ロックCWに同期して連続して入力している。同図（ｄ）
は画像メモリ10に書込まれる画像データを示しており、
制御パルスＹが論理“1"となる時点の入力画像データDI
が選択されて書込まれる。このように間引かれて画像メ
モリ10に書込まれた画像データを、読出しアドレスARに
応じて連続して読出すことにより、時間軸が縮小された
画像データを高速度で得ることができる。
第３図はパルス発生回路20を示す図であり、レジスタ
１〜Ｎで構成された帰還型シフトレジスタである。各レ
ジスタ１〜Ｎの初期値は初期値信号Ｘによって同時に入
力される。その後、入力された初期値はクロック信号CW
に同期してレジスタ１〜Ｎの左から右へシフトしながら
巡回し、レジスタＮの内容が制御パルスＹとして出力さ
れる。従って、左から右へＮ回シフトする毎に初期状態
に戻るので、周期Ｎクロックの制御パルスＹが得られ
る。パルス発生回路30に任意のパターンの初期値を入力
することにより、任意の時間軸変換が可能となる。
１〜Ｎで構成された帰還型シフトレジスタである。各レ
ジスタ１〜Ｎの初期値は初期値信号Ｘによって同時に入
力される。その後、入力された初期値はクロック信号CW
に同期してレジスタ１〜Ｎの左から右へシフトしながら
巡回し、レジスタＮの内容が制御パルスＹとして出力さ
れる。従って、左から右へＮ回シフトする毎に初期状態
に戻るので、周期Ｎクロックの制御パルスＹが得られ
る。パルス発生回路30に任意のパターンの初期値を入力
することにより、任意の時間軸変換が可能となる。
なお、本実施例ではパルス発生回路として帰還型シフ
トレジスタの場合で説明したが、その他の回路であって
もよい。また、パルス発生回路を書込みアドレス発生回
路と組合せて時間軸を縮小する場合について述べたが、
パルス発生回路を読出しアドレス発生回路と組合せるこ
とにより、時間軸が拡大された画像データが得られるこ
とは明らかである。
トレジスタの場合で説明したが、その他の回路であって
もよい。また、パルス発生回路を書込みアドレス発生回
路と組合せて時間軸を縮小する場合について述べたが、
パルス発生回路を読出しアドレス発生回路と組合せるこ
とにより、時間軸が拡大された画像データが得られるこ
とは明らかである。
以上説明したように本発明によれば、画像メモリの書
込みアドレスおよび読出しアドレスの更新を制御パルス
によって制御することにより、画像データの時間軸変換
を簡単な回路構成で高速度で処理することができる。
込みアドレスおよび読出しアドレスの更新を制御パルス
によって制御することにより、画像データの時間軸変換
を簡単な回路構成で高速度で処理することができる。
第１図は本発明の一実施例を示すブロック図、第２図
（ａ）は制御パルスＹの一例を示す図、第２図（ｂ）は
書込みアドレスAWを示す図、第２図（ｃ）は入力画像デ
ータDIを示す図、第２図（ｄ）は画像メモリに書込まれ
た画像データを示す図、第３図はパルス発生回路30を示
す図である。 １〜Ｎ……レジスタ、10……画像メモリ、20……書込ア
ドレス発生回路、21……読出しアドレス発生回路、30…
…パルス発生回路、AR……読出しアドレス、AW……書込
みアドレス、Ｙ……制御パルス。
（ａ）は制御パルスＹの一例を示す図、第２図（ｂ）は
書込みアドレスAWを示す図、第２図（ｃ）は入力画像デ
ータDIを示す図、第２図（ｄ）は画像メモリに書込まれ
た画像データを示す図、第３図はパルス発生回路30を示
す図である。 １〜Ｎ……レジスタ、10……画像メモリ、20……書込ア
ドレス発生回路、21……読出しアドレス発生回路、30…
…パルス発生回路、AR……読出しアドレス、AW……書込
みアドレス、Ｙ……制御パルス。
Claims (2)
- 【請求項１】書込みおよび読出しアドレスに応じて画像
データの書込みおよび読出しを行う画像メモリと、初期
値として任意に設定されるパルス列を書込みクロックに
応じて順次シフトして１ビットの制御パルスを発生する
シフトレジスタからなるパルス発生回路と、書込みクロ
ックおよび前記制御パルスに応じて前記書込みアドレス
を発生する書込みアドレス発生回路と、読出しクロック
に応じて前記読出しアドレスを発生する読出しアドレス
発生回路とを備え、前記書込みアドレス発生回路は前記
制御パルスに応じてアドレスを更新することを特徴とす
る画像データ時間軸変換回路。 - 【請求項２】書込みおよび読出しアドレスに応じて画像
データの書込みおよび読出しを行う画像メモリと、初期
値として任意に設定されるパルス列を読出しクロックに
応じて順次シフトして１ビットの制御パルスを発生する
シフトレジスタからなるパルス発生回路と、書込みクロ
ックに応じて前記書込みアドレスを発生する書込みアド
レス発生回路と、読出しクロックおよび前記制御パルス
に応じて前記読出しアドレスを発生する読出しアドレス
発生回路とを備え、前記読出しアドレス発生回路は前記
制御パルスに応じてアドレスを更新することを特徴とす
る画像データ時間軸変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18301590A JP3211238B2 (ja) | 1990-07-11 | 1990-07-11 | 画像データ時間軸変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18301590A JP3211238B2 (ja) | 1990-07-11 | 1990-07-11 | 画像データ時間軸変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0470262A JPH0470262A (ja) | 1992-03-05 |
| JP3211238B2 true JP3211238B2 (ja) | 2001-09-25 |
Family
ID=16128249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18301590A Expired - Fee Related JP3211238B2 (ja) | 1990-07-11 | 1990-07-11 | 画像データ時間軸変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3211238B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4507135B2 (ja) * | 1998-09-11 | 2010-07-21 | Ｈｏｙａ株式会社 | ガラス組成物、それを用いた情報記録媒体用基板および情報記録媒体 |
-
1990
- 1990-07-11 JP JP18301590A patent/JP3211238B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0470262A (ja) | 1992-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20070719 Year of fee payment: 6 |
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