JPS61267874A - 画像拡大縮小装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像処理装置における画像の表示、編集等を
行なう画像拡大縮小装置に関するものである。

従来の技術 従来の画像拡大縮小装置としては１例えば特開昭５９−
８０７６号公報、特開昭５８−１８２３６６号公報に示
されているものがある。

第３図は、第１の従来例である上記特開昭５９−８０７
６号公報に示される画像拡大縮小装置の構成図であり、
同図において、１３はプリセット可能なサンプリング・
カウンタである。１４は画像データを蓄積する入力バッ
ファで、１５はその人力バッファ１４から転送された画
像データを蓄積する出力バッファである。１６は上記人
力バッファ１４にアドレスを供給するアドレス・カウン
タであり、１７は出力バッファ１５にアドレスを供給す
るアドレス・カウンタである。１８と１９はクロック制
御回路であり、一方のクロック制御回路１８の出力クロ
ックはアドレス・カウンタ１６および入力バッファ１４
に供給され、他方のクロック制御回路１９の出力クロッ
クはアドレス・カウンタ１７および出力バッファ１５に
供給される。、２０は主クロックであり、クロック制御
回路１８と１９およびサンプリング・カウンタ１３に供
給される。サンプリング・カウンタ１３の出力は、クロ
ック制御回路１８と１９に供給される。

以上のように構成された第１の従来例の画像拡大縮小装
置において、拡大時には、一方のクロック制御回路１９
の出力クロックとして主クロック２０を用い、他方のク
ロック制御回路１８の出力クロックとしてサンプリング
・カウンタ１３の出力で主クロック２０を間引いたクロ
ックを用いる。これにより、入力バッファ１４とアドレ
ス・カウンタ１６に供給されるクロック数の方が、出力
バッファ１５とアドレス・カウンタ１７に供給されるク
ロック数より小さくなる。これは、入力側の少ない画素
を、出力側ではより多い画素に複写したことに対応し、
画像の拡大を行なった事に相当する。また、縮小時には
、一方のクロック制御回路１９の出力クロックとしてサ
ンプリング・カウンタ１３の出力で主クロック２０を間
引いたクロックを用い、他方のクロック制御回路１８の
出力クロックとして主クロック２０を用いる。動作は拡
大時と同様であり、従って画像の縮小が行なわれること
になる。

第４図は、第２の従来例である上記特開昭５８−１８２
３６６号公報に示される画像拡大縮小装置の構成図であ
り、同図において、２１は並−直列変換回路、２２は直
−並列変換回路である。２３はシフト数計数回路であり
、上記並−直列変換回路２１のシフト数を管理するもの
である。２４は判別回路であり、上記シフト数計数回路
２３に接続されている。２５は有効情報計数回路であり
、上記直−並列変換回路２２内の有効なビット数を示す
、２６はクロックであり、上記並−直列変換回路２１お
よびシフト数計数回路２３に供給される。

以上のように構成された第２の従来例の画像拡大縮小装
置において、最大に倍の拡大率から最小１／ｎの縮小率
の範囲内に１　／　ｎを単位として任意の比率の拡大、
縮小を行なう場合、並−直列変換回路２１は、ｎ−にビ
ットのシフトレジスタ構成をとる。入力のｎビットのデ
ータは、各ビットごとににビット幅とし、全体としてｎ
−にビットのデータに変換して、並−直列変換回路２１
に蓄積される。

判別回路２４はシフト数計数回路２３からの信号を受け
、拡大、縮小に対応した出力を生成し、これを直−並列
変換回路２２および有効情報計数回路２５に供給する。

これにより、並−直列変換回路２１から出力される最大
に拡大されたデータを、直−並列変換回路２２で間引い
てデータを蓄積することになり、１　／　ｎ単位での拡
大、縮小を実現している。

発明が解決しようとする問題点 しかしながら上記第１の従来例のような構成では、入力
側ないし出力側へ供給するクロックを、サンプリング・
カウンタ１３の出力で間引くだけであるので、縮小、拡
大の比率に一定の制約（たとえば（ｎ−１）／ｎ倍ない
しはｎ／（ｎ−１）倍）があり、任意の比率が実現でき
ない、まき、第２の従来例のような構成では、最大に倍
の拡大率から最小１　／　ｎの縮小率を実現するため、
並−直列変換回路２１をｎ−にピッ１へ構成とし、入力
のｎビットのデータを各ビットごとににビット幅とした
データを直列出力し、直−並列変換回路２２で間引いて
データを蓄積することにより、拡大、縮小を実現してい
るため、１／ｎを単位とした拡大、縮小しか行なえず、
任意の比率の拡大、縮小が行なえない。また、ｎの値を
大きくし、拡大、縮小の単位１　／　ｎを小さな値にし
て、等価的に任意の比率を実現するためには、並−直列
変換回路２１のビット数が大きくなるという問題点を有
していた。

本発明はかかる問題点に鑑み２回路規模を巨大化するこ
となく任意の拡大率、縮小率を実現可能な画像拡大縮小
装置を提供することを目的とするものである。

問題点を解決するための手段 上記問題点を解決するために本発明の画像拡大縮小装置
は、所定量の画像情報を蓄積し外部信号に同期して逐次
読出し可能な第１のメモリ部と、この第１のメモリ部か
ら読出されたデータを外部信号に同期して逐次書込み可
能な第２のメモリ部と、プリセット可能で上記第１のメ
モリ部へ接続された第１のパターンジェネレータと、プ
リセット可能で上記第２のメモリ部へ接続された第２の
パターンジェネレータとを備えたものである。

作用 本発明は前記した構成により、第１のメモリ部と第２の
メモリ部へ供給する信号を、独立したプリセット可能な
パターンジェネレータで生成することにより、第１のメ
モリ部および第２のメモリ部の回路の増加を供なわず任
意の拡大・縮小率を実現することとなる。

実施例 以下本発明の実施例の画像拡大縮小装置について、図面
を参照しながら説明する。

第１図は本発明の第１の実施例における画像拡大縮小装
置の構成図を示すものである。第１図において、１は並
−直列変換回路で、所定量の画像情報を蓄積し外部信号
に同期して逐次読出し可能なメモリ部としての機能を有
するものであり、入力された画像情報の並列データを入
力クロックに同期して読出し直列データとして出力する
。２は直−並列変換回路で、並−直列変換回路１の出力
である直列データを、入力クロックに同期して逐次書込
み可能なメモリ部としての機能を有し、並列データとし
て出力する。３，４はプリセット可能なカウンタ、５は
主クロックであり、この主クロック５は上記カウンタ３
，４に供給される。カウンタ３，４はプリセット値に従
って、主クロック５を間引いた出力を生成するパターン
ジェネレータとしての機能を有し、カウンタ３の出力は
並−直列変換回路１に供給され、カウンタ４の出力は直
−並列変換回路２に供給される。主クロック５の周波数
をｆＨｚとすると、カウンタ３の出力の周波数はｆ／■
七、カウンタ４の出力の周波数はｆ／　ｎ　ｈ　（ただ
し、ｍ、ｎはプリセット値に対応した整数）と表現でき
る。これは、並−直列変換回路１がｆ／ｍＨｚで動作し
、直−並列変換回路２がｆ／ｎ１（ｚで動作することを
意味し、この動作周波数の違いによって拡大、縮小が行
なわれる。この場合の拡大・縮小率は、ｍ／ｎとなり、
ｍ、ｎを変更することにより、任意の比率での拡大、縮
小が可能となる。また、ｍ、ｎの上限は、カウンタ３，
４のビット数で決まり、たとえばそれぞれ８ビツトのカ
ウンタを用いた場合、１　＜　ｍ　＜２５６．１　＜　
ｎ　＜２５６の値をとることができ、最大２５６倍の拡
大率から最小１７２５６倍の縮小率まで可能である。ま
た、並−直列変換回路１および直−並列変換回路２の蓄
積しなければならないビット数ば、拡大・縮小率に関係
がなく、拡大・縮小率の改善はカウンタ３．４のビット
数の変更だけによって実現することができる。

第２図は本発明の第２の実施例を示す画像拡大縮小装置
の構成図を示すものである。第２図において、６は逐次
読出し可能なメモリ部としての機能を有する入力バッフ
ァであり、７は逐次書込み可能なメモリ部としての機能
を有する出力バッファである。８，９はアドレス・カウ
ンタであり、入力されるクロックに従って出力するアド
レスが変化する。その一方のアドレス・カウンタ８は入
力バッファ６の読み出すべきアドレスを出力し、出力さ
れたデータは他方のアドレス・カウンタ９の示す出力バ
ッファ７のアドレスに書込まれる。

ｔｏ、　ｘｉはプリセット可能なカウンタ、１２は主ク
ロックであり、その主クロック１２はカウンタ１０．１
１に供給される。カウンタ１０．１１は、上記第１の実
施例のカウンタ３，４と同様、プリセット値に従って、
主クロック１２を間引いた出力を生成するパターンジェ
ネレータとしての機能を有し、カウンタ１０の出力はア
ドレス・カウンタ８および入力バッファ６に供給され、
カウンタ１１の出力はアドレス・カウンタ９および出力
バッファ７に供給される。このように構成された第２の
実施例において。

第１の実施例と同様、任意の拡大・縮小率を実現でき、
その拡大・縮小率の改善に際しても、カウンタ１０，１
１のビット数の変更だけによって実現することができる
。同時にこの第２の実施例においては、入力バッファ６
および出力バッファ７を画像の１ライン分のバッファと
し、アドレス・カウンタ８，９をプリセット可能とする
ことにより、入力画像の任意の部分の領域を、出力画像
の任意の位置へ、任意の倍率の拡大、縮小を行ないなが
ら高速に移動可能となる。これは、画像の編集時などに
おいてたいへん重要な機能である。

発明の詳細 な説明したように、本発明は、第１のメモリ部と第２の
メモリ部へ供給する信号を、独立したプリセット可能な
パターンジェネレータで生成するようにしたので、回路
規模を巨大化することなく任意の拡大率、縮小率を可能
とし、これにより、安価で高速な画像拡大縮小装置を提
供することができ、その実用的効果は極めて大きいもの
である。

【図面の簡単な説明】

第１図は本発明における一実施例の画像拡大縮小装置の
構成図、第２図は本発明の他の実施例の画像拡大縮小装
置の構成図、第３図は画像拡大縮小装置の一従来例の構
成図、第４図は画像拡大縮小装置の他の従来例の構成図
である。 １・・・並−直列変換回路、２・・・直−並列変換回路
、３．４，１０．１１・・・プリセット可能なカウンタ
、６・・入カバソファ、７・・・出カバソファ代理人　
　　森　　本　　義　　弘 ＠／図 第２図 第３図 ／４．　　　　　だ 第４図

Claims (1)

【特許請求の範囲】
1. １、所定量の画像情報を蓄積し外部信号に同期して逐次
   読出し可能な第１のメモリ部と、この第１のメモリ部か
   ら読出されたデータを外部信号に同期して逐次書込み可
   能な第２のメモリ部と、プリセット可能で上記第１のメ
   モリ部へ接続された第１のパターンジェネレータと、プ
   リセット可能で上記第２のメモリ部へ接続された第２の
   パターンジェネレータとを備えた画像拡大縮小装置。