JPS619766A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
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- JPS619766A JPS619766A JP59131399A JP13139984A JPS619766A JP S619766 A JPS619766 A JP S619766A JP 59131399 A JP59131399 A JP 59131399A JP 13139984 A JP13139984 A JP 13139984A JP S619766 A JPS619766 A JP S619766A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ワード単位でのみアクセス可能なメモリで、
ビット単位にメモリの内容を変換する処理を高速に行な
うのに好適なデータ転送装置に関するものである。
ビット単位にメモリの内容を変換する処理を高速に行な
うのに好適なデータ転送装置に関するものである。
従来例の構成とその問題点
近年、データ転送装置は、ビットマツプディスプレイ装
置の発達にともない、広いメモリ空間を高速に転送する
ことと、罫線１．斜線の発生やシェーディングなどの図
形処理や、画像の切出・合成、変換などの画像処理を行
なうためビット単位のデ−夕転送ということが必要と寿
ってきている。
置の発達にともない、広いメモリ空間を高速に転送する
ことと、罫線１．斜線の発生やシェーディングなどの図
形処理や、画像の切出・合成、変換などの画像処理を行
なうためビット単位のデ−夕転送ということが必要と寿
ってきている。
以下に従来のデータ転送装置について説明する。
第１図は従来のデータ転送装置の転送先側のブロック図
を示すものであり、１は転送元のデータを格納している
データレジスタＤＢＲである。２は転送先のワードアド
レスを保持するアドレスレジスタＡＲで、３は前記アド
レスレジスタの内容をインクリメントするインクリメン
タ、４は前記データレジスタ１の内容を転送すべきメモ
リ、５はインクリメンタ３にカウントアツプ信号ＩＮＣ
、メモリ４にアドレスと同期してリードまたはライト信
号ＲＥＡＤ／ＷＲＩＴＥ 、ゲート６．７に対して制御
信号ＷＴ 、ＲＤを発生する制御部、８は汎用レジスタ
をもつ演算部である。
を示すものであり、１は転送元のデータを格納している
データレジスタＤＢＲである。２は転送先のワードアド
レスを保持するアドレスレジスタＡＲで、３は前記アド
レスレジスタの内容をインクリメントするインクリメン
タ、４は前記データレジスタ１の内容を転送すべきメモ
リ、５はインクリメンタ３にカウントアツプ信号ＩＮＣ
、メモリ４にアドレスと同期してリードまたはライト信
号ＲＥＡＤ／ＷＲＩＴＥ 、ゲート６．７に対して制御
信号ＷＴ 、ＲＤを発生する制御部、８は汎用レジスタ
をもつ演算部である。
以上のように構成された従来のデータ転送装置について
以下その動作について説明する。
以下その動作について説明する。
まず転送元のデータをデータレジスタ１に格納し、転送
先のワードアドレスをアドレスレジスタ２に格納してお
く。
先のワードアドレスをアドレスレジスタ２に格納してお
く。
通常のワード単位の転送では、アドレスレジスタ２のア
ドレスと制御部５よシ発生されるＷＲＩＴＥ信号、ＷＴ
倍信号同期してＤＢＨの内容がゲート６を通してメモリ
４に転送される。
ドレスと制御部５よシ発生されるＷＲＩＴＥ信号、ＷＴ
倍信号同期してＤＢＨの内容がゲート６を通してメモリ
４に転送される。
しかしながら例えば第２図ａに示すようなメモリ上の１
点にデータを転送する場合は、第２図すに示すように指
定されたビットのみデータ転送が行なわれ他のビットは
原画がそのまま残る。この処理を前記のような構成で実
現する場合は、第２図Ｃに示したビットアドレスに対応
したマスクを演算部に用意し、アドレスレジスタ２のア
ドレスと制御部５よシ発生されるＲＥＡＤ信号、ＲＤ倍
信号同期してメモリ４より原画（第２図ｄ）を演算部８
に読込み、データレジスタ１（第２図ｅ）とのマス付き
演算を行なった後、アドレスレジスタ２とＷＲＩＴＥ信
号、ＷＴ倍信号使用してメモリ４の同一アドレスにデー
タを格納する処理が必要となり、ワード内のビットアド
レスの管理と、ビットに対応したマスク管理が必要であ
シ処理に時間がかかるという問題点を有していた。
点にデータを転送する場合は、第２図すに示すように指
定されたビットのみデータ転送が行なわれ他のビットは
原画がそのまま残る。この処理を前記のような構成で実
現する場合は、第２図Ｃに示したビットアドレスに対応
したマスクを演算部に用意し、アドレスレジスタ２のア
ドレスと制御部５よシ発生されるＲＥＡＤ信号、ＲＤ倍
信号同期してメモリ４より原画（第２図ｄ）を演算部８
に読込み、データレジスタ１（第２図ｅ）とのマス付き
演算を行なった後、アドレスレジスタ２とＷＲＩＴＥ信
号、ＷＴ倍信号使用してメモリ４の同一アドレスにデー
タを格納する処理が必要となり、ワード内のビットアド
レスの管理と、ビットに対応したマスク管理が必要であ
シ処理に時間がかかるという問題点を有していた。
発明の目的
本発明は前記従来の問題点を解消するもので、ワード単
位でのみアクセス可能なメモリで、ビット単位にメモリ
の内容を変換する処理を高速に行なうことができるデー
タ転送装置を提供することを目的とする。
位でのみアクセス可能なメモリで、ビット単位にメモリ
の内容を変換する処理を高速に行なうことができるデー
タ転送装置を提供することを目的とする。
発明の構成
本発明は転送元のデータを格納するだめのレジスタと、
転送先のデータを格納するラッチ回路と、転送元・転送
先のデータ間で演算を行なう演算器と、演算が有効であ
るビットを示すマスクレジスタを専用のハードウェアと
して備えたデータ転送装置であり、ワード単位でのみア
クセス可能なメモリ装置で高速にビット単位の転送が行
なうことのできるものである。
転送先のデータを格納するラッチ回路と、転送元・転送
先のデータ間で演算を行なう演算器と、演算が有効であ
るビットを示すマスクレジスタを専用のハードウェアと
して備えたデータ転送装置であり、ワード単位でのみア
クセス可能なメモリ装置で高速にビット単位の転送が行
なうことのできるものである。
実施例の説明
第３図は本発明の一実施例におけるデータ転送装置のブ
ロック図を示すものである。第３図において、１は転送
元のデータを格納しているデータレジスタＤＢＲ，２は
転送先のワードアドレスを保持するアドレスレジスタ（
ｌ！ビン）’Ｌ ４ｔｊ：前記データレジスタ１の内容
を転送すべきメモリ、６．７はそれぞれゲート信号ＷＴ
、ＲＤ信号により開かられるゲート、８は汎用レジスタ
をもつ演算部、９は転送先のデータを格納するラッチ回
路、１０は前記データレジスタ１とラッチ回路９の間に
後述する演算モードの演算を後述の指定されたビットに
ほどこす演算器、１１は転送先アドレスのビット位置を
示すビットポインタＢＰ（ｍビット）、１２は後述する
制御部からのカウントアンプ信号ＩＮＣ，カウントダウ
ン信号ＤＥＣによりビットアドレス（ｌ＋ｍビット）を
インクリメント、ディクリメントを行なう加算器、１３
は前記演算器１Ｑの演算有効ビットを指定するマスクレ
ジスタＭＡＳＫ、１４は前記ビットポインタ１１の内容
をデコードするデコーダ、１５は制御部からのマスク選
択信号ＭＳＥＬにより前記マスクレジスタ１３の内容か
前記デコーダ１４の出力のどちらを演算有効ビット指定
データとして演算器に出力する選択回路、１６は演算器
１０で行なわれる演算モードを指定する演算モードレジ
スタＲＯＰＲ（ｋビット）、１７は制御部１８よりの演
算モード指定選択信号Ｒ３ＥＬにより前記演算モードレ
ジスタ１６の内容か制御部からの直接指定のどちらかを
演算モード指定信号として演算器に出力する選択回路で
、１８は各ブロックに制御信号を供給する制御部である
。
ロック図を示すものである。第３図において、１は転送
元のデータを格納しているデータレジスタＤＢＲ，２は
転送先のワードアドレスを保持するアドレスレジスタ（
ｌ！ビン）’Ｌ ４ｔｊ：前記データレジスタ１の内容
を転送すべきメモリ、６．７はそれぞれゲート信号ＷＴ
、ＲＤ信号により開かられるゲート、８は汎用レジスタ
をもつ演算部、９は転送先のデータを格納するラッチ回
路、１０は前記データレジスタ１とラッチ回路９の間に
後述する演算モードの演算を後述の指定されたビットに
ほどこす演算器、１１は転送先アドレスのビット位置を
示すビットポインタＢＰ（ｍビット）、１２は後述する
制御部からのカウントアンプ信号ＩＮＣ，カウントダウ
ン信号ＤＥＣによりビットアドレス（ｌ＋ｍビット）を
インクリメント、ディクリメントを行なう加算器、１３
は前記演算器１Ｑの演算有効ビットを指定するマスクレ
ジスタＭＡＳＫ、１４は前記ビットポインタ１１の内容
をデコードするデコーダ、１５は制御部からのマスク選
択信号ＭＳＥＬにより前記マスクレジスタ１３の内容か
前記デコーダ１４の出力のどちらを演算有効ビット指定
データとして演算器に出力する選択回路、１６は演算器
１０で行なわれる演算モードを指定する演算モードレジ
スタＲＯＰＲ（ｋビット）、１７は制御部１８よりの演
算モード指定選択信号Ｒ３ＥＬにより前記演算モードレ
ジスタ１６の内容か制御部からの直接指定のどちらかを
演算モード指定信号として演算器に出力する選択回路で
、１８は各ブロックに制御信号を供給する制御部である
。
また第４図は、演算器１ｏの機能を示した図である。演
算器１０は転送元データを六入力、転送元のデータをＢ
入力とすると出力Ｒは、演算有効ピント（ＭＳＫｉ）が
論理０であるビットでは、演算のモード指定にかかわら
ず転送元のデータを出力しくＲｉ＝Ｂｉ：ｉはビット位
置を示す１＝０−ｎ−１）、演算有効ビットが論理１
（ＭＳＫｉ ＝ １ ）であるビットでは、指定された
モード（ＲＯＰＯ〜２）に従って所望の演算が行なわれ
る。
算器１０は転送元データを六入力、転送元のデータをＢ
入力とすると出力Ｒは、演算有効ピント（ＭＳＫｉ）が
論理０であるビットでは、演算のモード指定にかかわら
ず転送元のデータを出力しくＲｉ＝Ｂｉ：ｉはビット位
置を示す１＝０−ｎ−１）、演算有効ビットが論理１
（ＭＳＫｉ ＝ １ ）であるビットでは、指定された
モード（ＲＯＰＯ〜２）に従って所望の演算が行なわれ
る。
Ｒｉ ＝Ａ ｉ （ＲＯＰ−ｏ ） ：書換えＲ
ｉ ＝Ａ ｉ （ＲＯＰ ＝１ ） ： 反転転
送Ｒｉ＝Ａｉ・Ｂ ｉ （ＲＯＰ ＝２ ） ：論理積
Ｒｉ ＝Ａ ｉ・Ｂ ｉ （ＲＯＰ ＝３ ） ：反転
論理積Ｒ’１＝Ａｉ＋Ｂ工（ＲＯＰ＝４）：論理和Ｒ１
＝Ａｉ ＋Ｂ ｉ （ＲＯＰ＝ｓ ） ：反転論理和Ｒ
ｉ ＝Ａ ｉ■Ｂ ｉ （ＲＯＰ＝ｅ ） ：排他的論
理和Ｒｉ ＝Ａ ｉ■Ｂ ｉ （ＲＯＰ＝７ ） ニ一
致論理以上のように構成された本実施例のデータ転送装
置について、以下その動作を説明する。
ｉ ＝Ａ ｉ （ＲＯＰ ＝１ ） ： 反転転
送Ｒｉ＝Ａｉ・Ｂ ｉ （ＲＯＰ ＝２ ） ：論理積
Ｒｉ ＝Ａ ｉ・Ｂ ｉ （ＲＯＰ ＝３ ） ：反転
論理積Ｒ’１＝Ａｉ＋Ｂ工（ＲＯＰ＝４）：論理和Ｒ１
＝Ａｉ ＋Ｂ ｉ （ＲＯＰ＝ｓ ） ：反転論理和Ｒ
ｉ ＝Ａ ｉ■Ｂ ｉ （ＲＯＰ＝ｅ ） ：排他的論
理和Ｒｉ ＝Ａ ｉ■Ｂ ｉ （ＲＯＰ＝７ ） ニ一
致論理以上のように構成された本実施例のデータ転送装
置について、以下その動作を説明する。
まず転送元のデータをデータレジスタ１に格納し、転送
先のワードアドレスをアドレスレジスタ２にワード内の
ビット位置をビットポインタ１１に格納しておく。
先のワードアドレスをアドレスレジスタ２にワード内の
ビット位置をビットポインタ１１に格納しておく。
通常のワード単位の転送（書換え）では、マスクレジス
タ１３の全ビットに１を立てておき、制御部１８よりの
マスク選択信号１．／ｌ５ＥＬをマスクレジスタを選択
するモードにする。また演算モードレジスタ１６を書換
えモード（全ピッ）Ｏ）に設定する。この設定により演
算器１０からはデータレジスタ１の内容がその１棟出力
され、アドレスレジスタ２のアドレスと制御部１８より
発生されるＷＲＩ Ｔ Ｅ信号、ＷＴ倍信号同期してＤ
ＢＨの内容がゲート６を通してメモリ４に転送される。
タ１３の全ビットに１を立てておき、制御部１８よりの
マスク選択信号１．／ｌ５ＥＬをマスクレジスタを選択
するモードにする。また演算モードレジスタ１６を書換
えモード（全ピッ）Ｏ）に設定する。この設定により演
算器１０からはデータレジスタ１の内容がその１棟出力
され、アドレスレジスタ２のアドレスと制御部１８より
発生されるＷＲＩ Ｔ Ｅ信号、ＷＴ倍信号同期してＤ
ＢＨの内容がゲート６を通してメモリ４に転送される。
またワード単位で転送元と転送先のデータ間で演算を行
なう場合は前記書換えモードと同様にマスクレジスタ１
３に全ビット１を立て、選択信号ＭＳＥＬをマスクレジ
スタ１３の内容を選択するモードにする。また演算モー
ドレジスタ１６には所望の演算モードを設定しておく。
なう場合は前記書換えモードと同様にマスクレジスタ１
３に全ビット１を立て、選択信号ＭＳＥＬをマスクレジ
スタ１３の内容を選択するモードにする。また演算モー
ドレジスタ１６には所望の演算モードを設定しておく。
その後制御部はアドレスレジスタ２のアドレスに同期し
てメモリ４に対し読込み信号ＲＥＡＤと、ラッチ回路９
に対しラッチ信号ＲＭＷＲを発生し転送先データの取込
みを行なう。演算器は、このラッチ回路の内容と転送元
のデータ間で演算モードレジスタ１６で指定された演算
を行ない、アドレスレジスタ２のアドレスと制御部１８
より発生されるＷ’ ＲＩ Ｔ Ｅ信号、ＷＴ倍信号同
期して演算器１ｏの出力が同一のアドレスのワードに格
納される。
てメモリ４に対し読込み信号ＲＥＡＤと、ラッチ回路９
に対しラッチ信号ＲＭＷＲを発生し転送先データの取込
みを行なう。演算器は、このラッチ回路の内容と転送元
のデータ間で演算モードレジスタ１６で指定された演算
を行ない、アドレスレジスタ２のアドレスと制御部１８
より発生されるＷ’ ＲＩ Ｔ Ｅ信号、ＷＴ倍信号同
期して演算器１ｏの出力が同一のアドレスのワードに格
納される。
捷だワード内の任意のビットのみの変換は、変換すべき
ビットのみに１を立てるようにマスクレジスタ１３を設
定するか、アドレスのビットポインタ部で指定するよう
にマスク選択信号ＭＳＥＬを設定するかのいずれかで、
動作は前述のものと同、様である。
ビットのみに１を立てるようにマスクレジスタ１３を設
定するか、アドレスのビットポインタ部で指定するよう
にマスク選択信号ＭＳＥＬを設定するかのいずれかで、
動作は前述のものと同、様である。
以上のように本実施例によれば、転送元のデータを格納
するだめのレジスタと、転送先のデータを格納するラッ
チ回路と、転送元、転送先のデータ間で演算を行なう演
算器と、演算が有効であるビットを示すマスクレジスタ
を演算１とは独立に専用のハードウェアとして設けるこ
とにより、ワード単位でのみアクセス可能なメモリに対
してビット単位でのデータの転送が高速に行なえる。
するだめのレジスタと、転送先のデータを格納するラッ
チ回路と、転送元、転送先のデータ間で演算を行なう演
算器と、演算が有効であるビットを示すマスクレジスタ
を演算１とは独立に専用のハードウェアとして設けるこ
とにより、ワード単位でのみアクセス可能なメモリに対
してビット単位でのデータの転送が高速に行なえる。
なお転送元のデータの取込み方法は明示しなかったが、
制御部１８からのデータ取込み信号ＲＤによって取込み
し、また転ノ戸−タ取込み用の別のデータバスとアドレ
ス機構が存在してもよい。
制御部１８からのデータ取込み信号ＲＤによって取込み
し、また転ノ戸−タ取込み用の別のデータバスとアドレ
ス機構が存在してもよい。
また、固定パターンを転送する場合はデータレジスタ１
の内容は転送中一定であることはいうまでもない。
の内容は転送中一定であることはいうまでもない。
発明の効果
本発明のデータ転送装置は、転送元のデータを格納する
だめのレジスタと、転送先のデータを格トを示すマスク
レジスタを専用のハードウェアで設けることにより、ワ
ード単位でのみアクセス可能なメモリに対してビット単
位でのデータ転送を高速に行なうことができ、その実用
的効果は太きい。
だめのレジスタと、転送先のデータを格トを示すマスク
レジスタを専用のハードウェアで設けることにより、ワ
ード単位でのみアクセス可能なメモリに対してビット単
位でのデータ転送を高速に行なうことができ、その実用
的効果は太きい。
第１図は従来のデータ転送装置のブロック図、第２図は
ビット単位の転送の説明図、第３図は本発明の一実施例
におけるデータ転送装置のブロック図、第４図は本発明
の一実施例における演算器の機能説明図である。 １・・・・データレジスタ、２・・・・・・アドレスレ
ジスタ、４・・・・・メモリ、６，７・・・・・ゲート
、８・・・・演算部、９・・・・・ラッチ回路、１０・
・・・・・演算器、１１・・・・ピノトポインク、１２
・・・加算器、１３・・・・・マスクレジスタ、１４・
・・・・・デコーダ、１５・・・・・・選択回路、１６
・・・・・・演算モードレジスタ、１７・・・・・・選
択回路、１８・・・・・・制御部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
区 ２図 第３図 第４図
ビット単位の転送の説明図、第３図は本発明の一実施例
におけるデータ転送装置のブロック図、第４図は本発明
の一実施例における演算器の機能説明図である。 １・・・・データレジスタ、２・・・・・・アドレスレ
ジスタ、４・・・・・メモリ、６，７・・・・・ゲート
、８・・・・演算部、９・・・・・ラッチ回路、１０・
・・・・・演算器、１１・・・・ピノトポインク、１２
・・・加算器、１３・・・・・マスクレジスタ、１４・
・・・・・デコーダ、１５・・・・・・選択回路、１６
・・・・・・演算モードレジスタ、１７・・・・・・選
択回路、１８・・・・・・制御部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
区 ２図 第３図 第４図
Claims (3)
- （１）転送元のデータを保持する第１のレジスタと、前
記データを格納すべき転送先のアドレスを保持するアド
レスレジスタと、前記アドレスレジスタが示す番地のメ
モリの内容を保持するために備けたラッチ回路と、前記
第１のレジスタの出力を第１の入力と前記ラッチ回路の
出力を第２の入力とし、入力データ間に所望の演算を行
なう演算器と、前記演算器で実行する演算の種別を発生
する制御部と、前記演算器の演算有効ビット情報を保持
するマスクレジスタを備え、マスクレジスタで論理１が
指定されたビットに対しては所望の演算を行ない論理Ｏ
が指定されたビットに対しては、ラッチ回路の出力をそ
のまま出力する演算器の出力を転送することを特徴とし
たデータ転送装置。 - （２）アドレスレジスタは、ビットアドレスを保持し、
前記制御部からのカウントアップ、カウントダウン信号
によりインクリメント、ディクリメントするアドレスレ
ジスタであることを特徴とする特許請求の範囲第１項記
載のデータ転送装置。 - （３）アドレスレジスタのビットアドレス部をデコード
した信号かマスクレジスタの内容のどちらかを制御部か
らの選択信号により選択し演算有効ビット情報として使
用することを特徴とする特許請求の範囲第２項記載のデ
ータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131399A JPS619766A (ja) | 1984-06-26 | 1984-06-26 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131399A JPS619766A (ja) | 1984-06-26 | 1984-06-26 | デ−タ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS619766A true JPS619766A (ja) | 1986-01-17 |
Family
ID=15057062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131399A Pending JPS619766A (ja) | 1984-06-26 | 1984-06-26 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619766A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123170A (ja) * | 1986-11-12 | 1988-05-26 | Matsushita Electric Ind Co Ltd | デ−タ転送装置 |
| JPH0193868A (ja) * | 1987-10-05 | 1989-04-12 | Nec Corp | データ処理装置 |
| JPH03296151A (ja) * | 1990-04-13 | 1991-12-26 | Matsushita Electric Ind Co Ltd | データ転送方法およびデータ転送装置 |
| JPH0625928U (ja) * | 1992-08-27 | 1994-04-08 | リズム時計工業株式会社 | ビデオメモリ書込み回路 |
| EP0919930A2 (de) * | 1997-11-26 | 1999-06-02 | Siemens Aktiengesellschaft | Verfahren und Vorrichtung zum Auslesen, Modifizieren und Überschreiben von in einer Speichereinrichtung gespeicherten Daten |
-
1984
- 1984-06-26 JP JP59131399A patent/JPS619766A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123170A (ja) * | 1986-11-12 | 1988-05-26 | Matsushita Electric Ind Co Ltd | デ−タ転送装置 |
| JPH0193868A (ja) * | 1987-10-05 | 1989-04-12 | Nec Corp | データ処理装置 |
| JPH0547867B2 (ja) * | 1987-10-05 | 1993-07-19 | Nippon Electric Co | |
| JPH03296151A (ja) * | 1990-04-13 | 1991-12-26 | Matsushita Electric Ind Co Ltd | データ転送方法およびデータ転送装置 |
| JPH0625928U (ja) * | 1992-08-27 | 1994-04-08 | リズム時計工業株式会社 | ビデオメモリ書込み回路 |
| EP0919930A2 (de) * | 1997-11-26 | 1999-06-02 | Siemens Aktiengesellschaft | Verfahren und Vorrichtung zum Auslesen, Modifizieren und Überschreiben von in einer Speichereinrichtung gespeicherten Daten |
| EP0919930A3 (de) * | 1997-11-26 | 2002-05-22 | Infineon Technologies AG | Verfahren und Vorrichtung zum Auslesen, Modifizieren und Überschreiben von in einer Speichereinrichtung gespeicherten Daten |
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