JPS63123170A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
- Publication number
- JPS63123170A JPS63123170A JP26909186A JP26909186A JPS63123170A JP S63123170 A JPS63123170 A JP S63123170A JP 26909186 A JP26909186 A JP 26909186A JP 26909186 A JP26909186 A JP 26909186A JP S63123170 A JPS63123170 A JP S63123170A
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- JP
- Japan
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- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は固定長のビットから成るワードをアクセス単位
とするメモリ装置を用いたデータ処理システムにおける
ラスタオペレージジン可能なデータ転送装置に関するも
のである。
とするメモリ装置を用いたデータ処理システムにおける
ラスタオペレージジン可能なデータ転送装置に関するも
のである。
従来の技術
今日、ビットマツプディスプレイ装置の発達にともない
、転送元（ソース）と転送先（デスティネーション）の
データ間で、ラスタオペレーションと呼ばれる論理演算
を伴ってデータ転送を行う処理が行なわれている。
、転送元（ソース）と転送先（デスティネーション）の
データ間で、ラスタオペレーションと呼ばれる論理演算
を伴ってデータ転送を行う処理が行なわれている。
従来のラスタオペレージジン可能なデータ転送装置とし
ては、例えば特開昭６１−９７６６号公報に示されてい
る。
ては、例えば特開昭６１−９７６６号公報に示されてい
る。
第２図はこの従来のデータ転送装置のブロック図を示す
ものであり、１は被転送データを保持するデータレジス
タ、２は被転送データを転送すべき転送先にすでに存在
するデータを格納するラッ３′−′ 子回路、３はデータレジスタ１とラッチ回路２のデータ
間で所望の演算を行う演算器、４は演算器３に対し演算
を指定するモードレジスタ、６は演算器３に対し演算が
可能なビットを示すワード幅のビット数を有するマスク
レジスタ、６はメモリ、７はメモリ６に対するラスター
オペレーション（Ｒｅａｄ／Ｍｏｄｉｆｙ ／Ｗｒｉｔ
ｅ ：以下ＲＭＷとも記す。）要求に従って、メモリ６
に対し制御信号を発生するバスタイミング制御器、８は
データレジスタ１に格納するデータを作製する演算部、
９，１０はゲートである。
ものであり、１は被転送データを保持するデータレジス
タ、２は被転送データを転送すべき転送先にすでに存在
するデータを格納するラッ３′−′ 子回路、３はデータレジスタ１とラッチ回路２のデータ
間で所望の演算を行う演算器、４は演算器３に対し演算
を指定するモードレジスタ、６は演算器３に対し演算が
可能なビットを示すワード幅のビット数を有するマスク
レジスタ、６はメモリ、７はメモリ６に対するラスター
オペレーション（Ｒｅａｄ／Ｍｏｄｉｆｙ ／Ｗｒｉｔ
ｅ ：以下ＲＭＷとも記す。）要求に従って、メモリ６
に対し制御信号を発生するバスタイミング制御器、８は
データレジスタ１に格納するデータを作製する演算部、
９，１０はゲートである。
以上のように構成された従来のデータ転送装置の動作を
データ転送例を示した第３図も使用して説明する。算初
に転送元（ソース）のデータα。
データ転送例を示した第３図も使用して説明する。算初
に転送元（ソース）のデータα。
βをゲート９を介して演算部８に取込む（ＲＤ）。
演算部８は、ソースデータα、βより転送先（デスティ
ネーション）のワード境界に整合するようにシフト処理
したデータ（デスティネーションのＢで示した領域に転
送すべきデータ）をデータレジスタ１に格納する。バス
タイミング制御器７はＲＭＷ要求に従って第１のタイミ
ングで、すでにデスティネーションに存在するデータ（
図中Ａ。
ネーション）のワード境界に整合するようにシフト処理
したデータ（デスティネーションのＢで示した領域に転
送すべきデータ）をデータレジスタ１に格納する。バス
タイミング制御器７はＲＭＷ要求に従って第１のタイミ
ングで、すでにデスティネーションに存在するデータ（
図中Ａ。
Ｂ）をラッチ回路２に読込む（ＲＥＡＤ）。第２のタイ
ミングでマスクレジスタ６によって選択されているビッ
ト（図中Ｂ）についてはデータレジスタ１とラッチ回路
２との間の演算（モードレジスタ４により指定）の結果
、選択されていないビット（図中Ａ）についてはラッチ
回路２の内容がそのまま出力される（ＷＲＩＴＥ）。次
に演算部８は、ソースデータβ、γよりデスティネーシ
ョンＣに転送すべききデータを作成しデータレジスタ１
に格納する。この・データは第１のタイミングでランチ
回路２に読込まれたデータＣとの間で演算が行なわれ第
２のタイミングでＣの位置に出力される。この場合マス
クレジスタ６の内容は、すべてのビットが演算可能であ
ることを示している。
ミングでマスクレジスタ６によって選択されているビッ
ト（図中Ｂ）についてはデータレジスタ１とラッチ回路
２との間の演算（モードレジスタ４により指定）の結果
、選択されていないビット（図中Ａ）についてはラッチ
回路２の内容がそのまま出力される（ＷＲＩＴＥ）。次
に演算部８は、ソースデータβ、γよりデスティネーシ
ョンＣに転送すべききデータを作成しデータレジスタ１
に格納する。この・データは第１のタイミングでランチ
回路２に読込まれたデータＣとの間で演算が行なわれ第
２のタイミングでＣの位置に出力される。この場合マス
クレジスタ６の内容は、すべてのビットが演算可能であ
ることを示している。
次にソースデータγ、δよりデスティネーションＤに対
応するデータが作成され前述した処理が行なわれる。１
ラインの最後では、ソースデータδよりデスティネーシ
ョンＥに対応するデータが作６′−７ 成されマスクレジスタ５がＥの部分のみ選択する様に変
更される以外は前述した処理が行なわれる。
応するデータが作成され前述した処理が行なわれる。１
ラインの最後では、ソースデータδよりデスティネーシ
ョンＥに対応するデータが作６′−７ 成されマスクレジスタ５がＥの部分のみ選択する様に変
更される以外は前述した処理が行なわれる。
発明が解決しようとする問題点
しかしながら上記のような構成では、ソースのデータを
デスティネーションに単にコピーするだけの書換え（ス
トア）モード時のワード書換え可能な領域（第３図Ｃ０
Ｄ）もラスタオペレージコンを行なっていて、不必要な
デスティネーションの読み込みを行なうという問題点を
有していた。
デスティネーションに単にコピーするだけの書換え（ス
トア）モード時のワード書換え可能な領域（第３図Ｃ０
Ｄ）もラスタオペレージコンを行なっていて、不必要な
デスティネーションの読み込みを行なうという問題点を
有していた。
本発明はかかる点に鑑み、高速に書換えモードの転送が
行えるデータ転送装置を提供することを目的とする。
行えるデータ転送装置を提供することを目的とする。
問題点を解決するための手段
本発明は、ラスタオペレージコン用演算器と、演算が有
効であるビットを示すマスクレジスタと、マスクレジス
タの状態を検出する検出器と、演算を指定するモードレ
ジスタと、バスタイミング制御器を備えたデータ転送装
置である。
効であるビットを示すマスクレジスタと、マスクレジス
タの状態を検出する検出器と、演算を指定するモードレ
ジスタと、バスタイミング制御器を備えたデータ転送装
置である。
作 用
本発明は前記した構成により、モードレジスタ６”
’ が書込みモードを示す時は、バスタイミング制御器がマ
スクレジスタの内容に従ってラスタオペレージコンのタ
イミングを発生するか書込みタイミングを発生するか動
的に判断することで、不要なラスタオペレージコンの読
込み動作を防ぐことができ、メモリへのアクセス回数が
減り高速となる。
’ が書込みモードを示す時は、バスタイミング制御器がマ
スクレジスタの内容に従ってラスタオペレージコンのタ
イミングを発生するか書込みタイミングを発生するか動
的に判断することで、不要なラスタオペレージコンの読
込み動作を防ぐことができ、メモリへのアクセス回数が
減り高速となる。
実施例
第１図は本発明の一実施例におけるデータ転送装置のブ
ロック図を示すものである。第１図において、１０１は
データレジスタで図２の１に、１０２はラッチ回路で２
に、１０３は演算器で３に、１０４はモードレジスタで
４に、１０５はマスクレジスタで６に、１ｏ６はメモリ
で６に、１０８は演算部で８に、１０９，１１０はゲー
トで９，１０に各々対応する。１１１はマスクレジスタ
と連動して演算がワード内のすべてのビットについて可
能な状態を検出する検出器、１１２はモードレジスタが
書換えモードである場合制御信号ＷＴを出力するデコー
ダ、１１３はデスティネーションに対する転送要求（Ｉ
Ｏ要求）でラスク７／″−／ オペレーション用の制御信号ＲＥＡＤとＷＲＩＴＥを発
生するか書込み制御信号ＷＲＩＴＥのみを発生するバス
タイミング制御器である。
ロック図を示すものである。第１図において、１０１は
データレジスタで図２の１に、１０２はラッチ回路で２
に、１０３は演算器で３に、１０４はモードレジスタで
４に、１０５はマスクレジスタで６に、１ｏ６はメモリ
で６に、１０８は演算部で８に、１０９，１１０はゲー
トで９，１０に各々対応する。１１１はマスクレジスタ
と連動して演算がワード内のすべてのビットについて可
能な状態を検出する検出器、１１２はモードレジスタが
書換えモードである場合制御信号ＷＴを出力するデコー
ダ、１１３はデスティネーションに対する転送要求（Ｉ
Ｏ要求）でラスク７／″−／ オペレーション用の制御信号ＲＥＡＤとＷＲＩＴＥを発
生するか書込み制御信号ＷＲＩＴＥのみを発生するバス
タイミング制御器である。
以上のように構成された本実施例のデータ転送装置につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
モードレジスタ１０４に書換えモードが設定されるとデ
コーダ１１２はＷＴ倍信号バスタイミング制御器１１３
に発生する。またマスクレジスタの内容がすべてのビッ
トに演算可能状態を示す時には信号ＷＯＲＤをバスタイ
ミング制御器１１３に発生する。バスタイミング発生器
１１３は前記ＷＴ倍信号ＷＯＰＤ信号の両方が活性化さ
れている時は、デスティネーションに対する転送要求（
ＩＯ要求）に対し書換えタイミングＷＲＩＴＥのみを発
生し、データレジスタ１をそのまま出力する。ＷＴ倍信
号ＷＯＲＤ信号の少なくとも一方が非活性の状態の時は
、マスクオペレーションのタイミングＲＥＡＤ及びＷＲ
ＩＴＥを発生し、従来と同様にマスクオペレーションを
行う。第３図の例ではＣ，Ｄの転送時には、単にデータ
レジスタ１をＷＲＩＴＥするだけである。
コーダ１１２はＷＴ倍信号バスタイミング制御器１１３
に発生する。またマスクレジスタの内容がすべてのビッ
トに演算可能状態を示す時には信号ＷＯＲＤをバスタイ
ミング制御器１１３に発生する。バスタイミング発生器
１１３は前記ＷＴ倍信号ＷＯＰＤ信号の両方が活性化さ
れている時は、デスティネーションに対する転送要求（
ＩＯ要求）に対し書換えタイミングＷＲＩＴＥのみを発
生し、データレジスタ１をそのまま出力する。ＷＴ倍信
号ＷＯＲＤ信号の少なくとも一方が非活性の状態の時は
、マスクオペレーションのタイミングＲＥＡＤ及びＷＲ
ＩＴＥを発生し、従来と同様にマスクオペレーションを
行う。第３図の例ではＣ，Ｄの転送時には、単にデータ
レジスタ１をＷＲＩＴＥするだけである。
以上のように本実施例によれば、マスクの内容を検出す
る検出器と書換えモードを検出するデコーダを設け、両
制御信号によってバスタイミングを制御することで不必
要なデスティネーションデータの読込みを防ぐことがで
きる。
る検出器と書換えモードを検出するデコーダを設け、両
制御信号によってバスタイミングを制御することで不必
要なデスティネーションデータの読込みを防ぐことがで
きる。
なお、実施例において、マスクレジスタの状態の検出器
をブロック図で示したが、マスクレジスタのＭＳ Ｂ
（Ｍｏｓｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）とＬＳ
Ｂ（Ｌｅａｓｅ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）の
２ビツトの論理積をとる事で実現できる。
をブロック図で示したが、マスクレジスタのＭＳ Ｂ
（Ｍｏｓｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）とＬＳ
Ｂ（Ｌｅａｓｅ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）の
２ビツトの論理積をとる事で実現できる。
発明の詳細
な説明したように、本発明によれば、高速な書換えモー
ドの転送が行なえ、その実用的効果は大きい。
ドの転送が行なえ、その実用的効果は大きい。
第１図は本発明における一実施例のデータ転送装置のブ
ロック図、第２図は従来のデータ転送装９′Ｘ−７゛ 置のブロック図、第３図はデータ転送例の説明図である
。 １０１・・・・・・データレジスタ、１０２・・・・・
・ラッチ回路、１ｏ３・・・・・・演算器、１０４・・
・・・・モードレジスタ、１０５・・・・・・マスクレ
ジスタ、１０６・・・・・・メモリ、１０８・・・・・
・演算部、１０９，１１０・・・・・・ゲ−）、１１１
・・・・・・検出器、１１２・・・・・・デコーダ、１
１３・・・・・・バスタイミング制御器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図
ロック図、第２図は従来のデータ転送装９′Ｘ−７゛ 置のブロック図、第３図はデータ転送例の説明図である
。 １０１・・・・・・データレジスタ、１０２・・・・・
・ラッチ回路、１ｏ３・・・・・・演算器、１０４・・
・・・・モードレジスタ、１０５・・・・・・マスクレ
ジスタ、１０６・・・・・・メモリ、１０８・・・・・
・演算部、１０９，１１０・・・・・・ゲ−）、１１１
・・・・・・検出器、１１２・・・・・・デコーダ、１
１３・・・・・・バスタイミング制御器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図
Claims (1)
- 被転送データを保持するデータレジスタと、前記データ
を転送すべき転送先にすでにあるデータを格納するラッ
チ回路と、前記データレジスタ及びラッチ回路のデータ
間で所望の演算を行う演算器と、前記演算器に対し演算
を指定するモードレジスタと、前記演算器に対し演算が
可能なビットを指定するマスクレジスタと、前記マスク
レジスタの状態がすべてのビットが演算可能であること
を示すとき論理“１”を出力する検出器と、第１のタイ
ミングで転送先にすでに存在するデータを前記ラッチ回
路に読込み、第２のタイミングで前記演算器の出力を転
送先に書込む制御を行うバスタイミング制御器を備え、
前記検出器が論理“１”で前記モードレジスタがストア
（書換え）モードである時は前記第１のタイミングを禁
止し、第２のタイミングのみを発生することを特徴とす
るデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26909186A JPS63123170A (ja) | 1986-11-12 | 1986-11-12 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26909186A JPS63123170A (ja) | 1986-11-12 | 1986-11-12 | デ−タ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63123170A true JPS63123170A (ja) | 1988-05-26 |
Family
ID=17467546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26909186A Pending JPS63123170A (ja) | 1986-11-12 | 1986-11-12 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63123170A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245062A (ja) * | 1984-05-18 | 1985-12-04 | Matsushita Electric Ind Co Ltd | デ−タ転送装置 |
| JPS619766A (ja) * | 1984-06-26 | 1986-01-17 | Matsushita Electric Ind Co Ltd | デ−タ転送装置 |
-
1986
- 1986-11-12 JP JP26909186A patent/JPS63123170A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245062A (ja) * | 1984-05-18 | 1985-12-04 | Matsushita Electric Ind Co Ltd | デ−タ転送装置 |
| JPS619766A (ja) * | 1984-06-26 | 1986-01-17 | Matsushita Electric Ind Co Ltd | デ−タ転送装置 |
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