JPH025186A - データ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、転送先データと転送元データとの間で演算を
行ない、ビット単位に転送先に書込む処理を高速に行な
らデータ転送装置に関するものである。

従来の技術 従来のデータ転送装置としては、例えば特開昭６１−９
７６６号公報に示されている。

第３図はこの従来のデータ転送装置のブロック図を示す
ものであシ、１は転送元データを格納しているデータレ
ジスタ、２は転送先のデータを格納するラッチ回路、３
は転送元と転送先のデータ間で演算を行う演算器、４は
演算が有効であるビットを示すマスクレジスタ、５は転
送先のアドレスを格納するアドレスレジスタ、８はアド
レスレジスタ６で示す番地のワード内のビット位置を示
すビットポインタ、７はアドレスレジスタ５とビットポ
インタ６によシ示すビットアドレスを１加算Ｘまたは１
減算を行う加算器、８はビットポインタｅの内容をデコ
ードするデコーダ、９はマスクレジスタ４がデコーダ８
の出力を選択し演算有効ビット位置を演算器３へ出力す
る選択回路である。

以上のように構成された従来のデータ転送装置において
は、データ転送に先立ち、転送元のデータレジスタ１に
格納し、転送先のワードアドレスをアドレスレジスタ６
に、ワード内のビット位置をビットポインタ６に格納す
る。

データ転送において、はじめにアドレスレジスタ５が示
す番地のデータをメモリから読出し、ラッチ回路２に格
納する。

ワード単位のデータ転送である場合、マスクレジスタ４
の全ビットに「１」を立て、選択回路９によシマスクレ
ジヌタ４の内容を選択し、演算器３に入力する。データ
レジスタ１とラッチ回路２の内容を演算器３で演算され
、マスクレジスタ４が示す全ビット有効ということによ
シアドレスレジヌタ６が示す番地へ、演算器３の出力を
書込む。

またワード内の任意のビットへのデータ転送において、
データ転送を行うビットのみに「１」を立てるようにマ
スクレジスタ４に設定し選択回路９により選択するか、
ビットアドレスを示すビットポインタ６をデコーダ８に
よシデコーダし選択回路９によシ選択し、演算器３に入
力する。データレジスタ１とラッチ回路２の内容を演算
器３で演算し、選択回路９が出力する「１」のビット位
置は演算結果を、ｒＯＪのビットはランチ回路２の内容
を、アドレスレジスタが示す番地へ書込む。

発明が解決しようとする課題 しかしながら上記のような構成では、第２図（ａ）に示
すような転送先データに対して、第２図（ｂ）のような
パターン付けを行ない、第２図（Ｃ）に示すデータとし
て、転送先に書込むというようなパターン付けの処理を
行うことができない。

本発明はかかる点に鑑み、２値の転送先データに対して
、パターン付けを行ない、転送先のメモリにデータ転送
を高速に行うことができるデータ転送装置を提供するこ
とを目的とする。

課題を解決するための手段 本発明は、転送データを生成する演算部と、上記演算部
で生成された転送データを格納するデータレジスタと転
送先のアドレスを生成するアドレス生成部と、上記アド
レス生成部の示すメモリからデータを読出し保持するラ
ッチ回路と、上記データレジスタのビット１に対応する
パターンを保持する第１のパターンレジスタと、上記デ
ータレジスタのビット０に対応するパターンを保持する
第２のパターンレジスタと、上記データレジスタのビッ
トデータに従ってビット１の場合は上記第１のパターン
レジスタのビットデータを、ビット０の場合は上記第２
のパターンレジスタのビットデータを選択する第１の選
択回路と、上記データレジスタの内容か上記第１の選択
回路の出力を選択出力する第２の選択回路と、上記ラッ
チ回路の内容と上記第２の選択回路の出力との間で所望
の演算を行う演算器と、上記データレジスタに格納され
ているデータのこのビットを転送するかという情報を保
持するマスクレジスタと、上記データレジスタと上記マ
スクレジスタの内容から上記演算器の演算有効ビット情
報を生成するマヌク生成部を備えたデータ転送装置であ
る。

作　　　用 本発明は前記した構成により、演算部で生成されたデー
タレジスタの内容のピノ；・値に従って、ビット「１」
の場合は第１のパターンレジスタの内容を、ビット「０
」の場合は第２のパターンレジスタの内容を第１の選択
回路によシ選択し、転送先のデータが格納されているラ
ンチ回路との間で演算器により所望の演算を行う。この
結果をマスクレジスタの内容が示すビットとデータレジ
スタの内容とから、パターン付けしたデータの書込みに
有効なビットを生成しこの結果に従い、演算器の結果を
転送先へ書込むことによシ、２値の転送データにパター
ン付けを行い高速にデータ転送を行うことができる。

実施例 Ｐｒ１図は本発明の実施例におけるデータ転送装置のブ
ロック図を示すものである。第１図において、１は従来
と同様のデータレジスタ、２は従来例と同様のラッチ回
路、３は従来例と同様の演算器、４は従来例と同様のマ
スクレジスタ、１０は転送データを生成する演算部、１
１は、データレジスタののビット「１」に対応するパタ
ーンを格納する第１のパターンレジスタ、１２はデータ
レジスタのビット「０」に対応するパターンを格納する
第２のパターンレジスタ、１３はデルタレジスタ１のビ
ット値に従って第１のパターンレジスタ１１のビット値
か第２のパターンレジスタ１２のビット値のいづれかを
選択する第１の選択回路、１４はデータ転送においてパ
ターン付けする場合第１の選択回路１３の出力を選択し
パターン付けしない場合デルタレジスタ１の内容を選択
する第・２の選択回路、１５はパターン付けの際データ
レジスタ１のビット０についてパターン付けもせずに書
込みを行わず転送先のデータを保存する場合の演算器３
に対するマスクの生成回路、１６は演算器３の演算種類
の指定、パターン付けする場合の第２の選択回路への制
御信号（ＰＴＮ）、マスク生成回路１６に対する制御信
号（ｏｐ）を生成する制御部、１７はデータ転送先のア
ドレスの発生を行うアドレス発生部、１８はメモリであ
る。

以上のように構成された本実施例のデータ転送装置につ
いて、以下にその動作を説明する。

パターン付けのデータ転送を行う場合、制御部１６がＰ
ＴＮ信号論理１を出力する。データ転送に先立ち、演算
部１ｏにおいて、転送すべきデータを生成する。また、
データ転送先のアドレスの生成をアドレス発生部で行う
。演算部１０でデータが生成されると、データレジスタ
１に格納される。また、アトレア発生部１７の示すメモ
リから転送先のデータが読出されてランチ回路２に格納
される。データレジスタ１のビット値に従って、選択回
路１３は第１のパターンレジスタの内容か第２のパター
ンレジスタの内容のいづれかを選択し出力する。第２の
選択回路ではＰＴＮ信号が論理１であるため、第１の選
択回路の出力が選択出力される。演算器３において、ラ
ッチ回路２の出力と第２の選択回路１４の出力とを入力
し、制御部１６で示す演算の種類で演算器３で演算を行
う。

マスクレジスタ４に格納されたデータとデータレジスタ
１と制御部の発生する制御信号ｏｐによ）演算器３に入
力するマスクデータをマスク生成回路１５で生成する。

制御信号ＯＰが論理０の場合、データレジスタ１のビッ
ト０に対応する転送先のビットデータを保存する。その
ため、マスク生成回路１５ではこのビットを論理０とす
る。データレジスタ１０ビツト１に対応する転送先のビ
ットデータには、演算器３の結果を書込む。このため、
マスク生成回路１６ではこのビット、論理１を出力する
。制御信号ＯＰが論理１の場合、データレジスタ１のビ
ット値によらず演算器３の結果を転送先へ書込む。

次に、制御信号ＰＴＮが論理０の場合、第２の選択回路
はデータレジスタ１の出力を選択スる。

演算器３には、ラッチ回路の出力と第２の選択回路１４
の出力データレジスタ１の内容が入力され制御部１６の
示す演算の種類で演算を行う。マスク生成回路では、前
述と同様に、制御信号ｏｐが論理０の場合、データレジ
スタ１のビットデータがｒＯＪのビット位置については
、転送先のデータの保存を行ない、「１」のビット位置
については、演算器３の結果を転送先へ書込むようにマ
スクを生成する。また、制御信号ｏｐが論理１の場合、
マスクレジスタ４の論理１のビットについて、演算器３
の結果を転送先へ書込む。

発明の詳細 な説明したように、本発明によれば、２値のデータ転送
において、パターン付けを容易にかつ高速に行うことが
でき、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における実施例のデータ転送装置のブロ
ック図、第２図はパターン付けの例を示すデータ図、第
３図は従来のデータ転送装置のブロック図である。 １・・・・・データレジスタ、２・・・・・・ラッチ回
路、３・・・・・・演算器、４・・・・・・マスクレジ
スタ、６・・・・・・アドレスレジスタ、６・・・・・
・ビットポインタ、７・・・・・・±加算器、８・・・
・・デコーダ、９・・・・・・選択回路、１０・・・・
・・演に部、１１・・・・・・第１のパターンレジスタ
、１２・・・・・第２のパターンレジスタ、１３・・山
・第１の選択回路、１４・・・・・・第２の選択回路、
１５・・・・・・マスク生成回路、１６・・・・・・制
御部、１７・・・・・・アドレス発生部、１８・・・・
・・メモリ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第 図 ひっ （Ｃ）

Claims (1)

【特許請求の範囲】
1. ２値の転送データを生成する演算部と、上記演算部で生
   成された転送データを格納するデータレジスタと、転送
   先のアドレスを生成するアドレス生成部と、上記アドレ
   ス生成部の示すメモリからデータを読出し保持するラッ
   チ回路と、上記データレジスタのビット１に対応するパ
   ターンを保持する第１のパターンレジスタと、上記デー
   タレジスタのビット０に対応するパターンを保持する第
   ２のパターンレジスタと、上記データレジスタのビット
   データに従ってビット１の場合は上記第１のパターンレ
   ジスタのビットデータを、ビット０の場合は上記第２の
   パターンレジスタのビットデータを選択する第１の選択
   回路と、上記データレジスタの内容が上記第１の選択回
   路の出力を選択出力する第２の選択回路と、上記ラッチ
   回路の内容と上記第２の選択回路の出力との間で所望の
   演算を行う演算器と、上記データレジスタに格納されて
   いるデータのどのビットを転送するかという情報を保持
   するマスクレジスタと、上記データレジスタと上記マス
   クレジスタの内容から上記演算器の演算有効ビット情報
   を生成するマスク生成部とから構成されたことを特徴と
   するデータ転送装置。