JPS63303455A - デ−タ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ワード単位でのみアクセス可能なメモリでビ
ット単位にメモリの内容を変換する処理を高速に行うデ
ータ転送装置に関するものである。

従来の技術 従来のデータ転送装置としては、例えば特開昭６１−９
７６６号公報に示されている。

第３図はこの従来のデータ転送装置のブロック図を示す
ものであり、１は転送元のデータを格納するためのデー
タレジスタである。２は転送先のデータを格納するラッ
チ回路である。３は転送元と転送先のデータ間で演算を
行う演算器である。

４は演算が有効であるビットを示すマスクレジスタであ
る。６は転送先のアドレスを格納するアドレスレジスタ
である。６はアドレスレジスタ５で示す番地のワード内
のビット位置を示すビットポインタである。７はアドレ
スレジスタ５とビットポインタ６により示すビットアド
レスを１加算または１減算行う加算器である。８はビッ
トポインタ６の内容をデコードするデコーダである。９
はマスクレジスタ４かデコーダ８の出力を選択し演算有
効ビット位置を演算器３へ出力する選択回路である。

以上のように構成された従来のデータ転送装置において
は、データ転送に先立ち転送元のデータをデータレジス
タ１に格納し、転送先のワードアドレスをアドレスレジ
スタ５に、ワード内のビット位置をビットポインタ６に
格納する。

データ転送において、はじめにアドレスレジスタ５が示
す番地のデータをメモリから読出し、ラッチ回路２に格
納する。

ワード単位のデータ転送である場合、マスクレジスタ４
の全ピントに「１」を立て、選択回路９によりマスクレ
ジスタ４の内容を選択し、演算器３に入力する。データ
レジスタ１とラッチ回路２の内容を演算器３で演算され
、マスクレジスタ４が示す全ビット有効ということによ
りアドレスレジスタ５が示す番地へ、演算器３の出力を
書込む。

またワード内の任意のピントへのデータ転送において、
データ転送を行うピントのみに「１」を立てるようにマ
スクレジスタ４を設定し選択回路９により選択するか、
ビットアドレスを示すビットポインタ６をデコーダ８に
よりデコードし選択回路９により選択し、演算器３に入
力する。データレジスタ１とラッチ回路２の内容を演算
器３で演算し、選択回路９が出力する「１」のビット位
置は演算結果を、「ｏ」のビット位置はラッチ回路２の
内容を、アドレスレジスタ５が示す番地へ書込む。

発明が解決しようとする問題点 しかしながら上記のような構成では、第２図に示すよう
な矩形領域へのデータ転送において、データの転送先が
ワード境界にない場合、Ａで示す部分はビットに対する
書込み動作のために、マスクレジスタ４へ有効ビットを
示すマスクデータを格納し、上記のデータ転送動作を行
う。また、Ｂで示す部分へのデータ転送はワード単位の
データ転送であるため、マスクレジスタ４に全ビットに
「１コを立て、上記のデータ転送動作を行う。まだ、Ｃ
で示す部分は、ビットに対する書込み動作のために、マ
スクレジスタ４へ有効ビットを示すマスクデータを格納
し、上記のデータ転送動作を行う。このように第２図で
示すようなＡ、Ｂ、Ｃの３つの領域に対するデータ転送
で、それぞれマスクレジスタ４の内容を設定しなおす必
要があるため、その設定処理がデータ転送の速、変に影
響をおよぼすという問題点を有していた。

本発明はかかる点に鑑み、ワード単位でのみアクセス可
能なメモリで、ビット単位にメモリへデータ転送を高速
に行うことができるデータ転送装置を提供することを目
的とする。

問題点を解決するための手段 本発明は転送元のデータを保持するデータレジスタと、
上記データを格納すべき転送先のアドレスを保持するア
ドレスレジスタと、上記アドレスレジスタが示す番地の
メモリの内容を保持するラッチ回路と、上記データレジ
スタの出力と上記ラッチ回路の出力を入力として入力デ
ータ間で所望の演算を行う演算器と、上記アドレスレジ
スタの連続番地へのアクセス回数を計数する力汐ンタと
、上記アドレスレジスタにより示される連続番地の先頭
の転送先データについて上記演算器の演算有効ビット情
報を保持する第１のマスクレジスタと、上記アドレスレ
ジスタにより示される連続番地の最終の転送先データに
ついて上記演算器の演算有効ビット情報を保持する第２
のマスクレジスタと、上記カウンタの計数値設定時第１
のマスクレジスタを選択し、上記カウンタの値が最終に
なると第２のマスクレジスタを選択し、その他の場合は
全ビットを有効とし、上記演算器に演算有効ビットを出
力する選択回路を備えたデータ転送装置である。

作　　　用 本発明は前記した構成により、転送元のデータを保持す
るデータレジスタとアドレスレジスタの示す番地のデー
タを保持するラッチ回路の内容の間で演算器により演算
する。その演算結果をアドレスレジスタが示す転送先へ
の書込みを行う場合、カウンタが設定されたとき第１の
マスクレジスタを選択回路により選択し書込み、カウン
タがデータ転送の最終ワードを示すとき第２のマスクレ
ジスタを選択回路により選択し書込み、その他の場合全
ビット有効として書込む。第１のマスクレジスタに保持
されるマスクデータは、アドレスレジスタの示す連続番
地の先頭番地の有効ビット位置を示し、第２のマスクレ
ジスタに保持されるマスクデータは、アドレスレジスタ
の示す連続番地の最終番地の有効ビット位置を示してい
る。このためデータ転送に必要なマスクデータの選択が
高速に行うことができるため、ワード単位でのみアクセ
ス可能なメモリで、ビット単位にメモリへデータ転送を
高速に行う仁とができる。

実施例 第１図は本発明の実施例におけるデータ転送装置のブロ
ック図を示すものである。第１図において、１は従来例
と同様のデータレジスタ、２は従来例と同様のラッチ回
路、３は従来例と同様の演算回路、５ｔＩ′ｉ従来例と
同様のアドレスレジスタ、６は従来例と同様のビットポ
インタ、７は従来例と同様の加算器、８は従来例と同様
のデコーダ、９は従来例と同様の第１の選択回路、１０
は第２図に示す矩形領域のＡで示す部分の有効なビット
位置をビット「１」で示す第１のマスクレジスタ、１１
は第２図の矩形領域のＢで示す部品の有効なビット位置
をビット「１」で示す第２のマスクレジスタ、１２は第
１のマスクレジスタ１ｏか第２のマスクレジスタ１１の
内容のいずれかを選択する第２の選択回路、１３は転送
データ語数を格納するカウンタ、１４は１３の内容を１
減算する減算回路、１５はカウンタ１３の内容が、「１
」であるとき「ＬＰＣｌ」の信号を出力し、ｒＯＪであ
るとき「ＬＰＣＺ」の信号を出力する比較器、１６はカ
ウンタ１３に値が格納されるときセットされ、減算器１
４の出力が格納されるときリセットされＱ出力により上
記第２の選択回路１２に入力し上記第１のマスクレジス
タ１０を選択するクリップフロップ、１７は比較器１５
の出力信号「ＬＰＣｌ」と７リツプフロツプ１６のＱ出
力の論理積をとるＡＮＤ回路、１８は制御部、１９は演
算部、２Ｑはメモリである。

以上のように構成された本実施例のデータ転送装置につ
いて、以下その動作を説明する。

データ転送に先立ち、転送元のデータを演算部１９から
データレジスタ１に格納し、転送先のワードアドレスを
アドレスレジスタ５に、ワード内のビット位置をビット
ポインタ６に格納する。

データ転送において、はじめにアドレスレジスタ６が示
す番地のデータをメモリセ０より読出し、ラッチ回路２
に格納する。

ワード単位のデータ転送である場合、第１のマスクレジ
スタ１０と第２のマスクレジスタ１１の全ビットに「１
」を立゛てる。カウンタ１３にデータ転送語数が格納さ
れた場合、フリップフロップ１６がセットされ、第２の
選択回路１２により第１のマスクレジスタ１０が選択さ
れ、その内容が第１の選択回路９を通じて、演算器３に
入力される。

演算器３において、データレジスタ１とラッチ回路２の
内容の間で所望の演算が実行され、結果がアドレスレジ
スタ５が示す番地のメモリ２ｏへ書込まれる。上記の動
作の後でカウンタ１３の内容を減算器１４の出力で更新
する。

カウンタ１３の内容が減算器１４により更新されること
で、フリップフロップ１６がリセットされ、第２の選択
回路１２は、第１のマスクレジスタ１０も第２のマスク
レジスタ１１も選択せず、全ビット「１」を出力し、第
１の選択回路９を通じて、演算器３に入力される。演算
器３において、前記と同様、データレジスタ１とラッチ
回路２の内容の間で所望の演算が実行され、結果がアド
レスレジスタ６が示す番地のメモリ２ｏへ書込まれる。

カウンタ１３が減算器１４の更新により、内容が「１」
になると比較器１５より「ＬＰｃＩＪの信号が出力され
る。この信号とフリップフロップ１６の出力の論理積を
出力するＡＮＤ回路１７の出力てより、第２の選択回路
１２で第２のマスクレジスタ１１の内容を選択し、第１
の選択回路９を通じて、演算器３へ出力される。演算器
３において、前記と同様、データレジスタ１とランチ回
路２の内容の間で所望の演算が実行され、結果がアドレ
スレジスタ５が示す番地のメモＩ７２０へ書込まれる。

この動作の完了にともない、カウンタ１３の内容が「０
」に更新され、比較器１５より「ＬＰＣＺＪの信号が制
御部１８へ出力され、データ転送が終了する。

次に、第２図に示すような、ワード内の任意のビット位
置より始まり、ワード内の任意のビット位置で終了する
ようなデータ転送である場合、第２図で示すＡの部分の
有効ビット位置をビット「１」で示すデータを第１のマ
スクレジスタ１ｏに格納し、第２図で示すＣの部分の有
効ビット位置をビット「１」で示すデータを第２のマス
クレジスタ１１に格納する。カウンタ１３ｉＣデータ転
送語数が格納された場合、フリップフロップ１６がセッ
トされ、第２の選択回路１２により第１のマスクレジス
タ１ｏが選択され、その内容が第１の選択回路９を通じ
て、演算器３に入力される。演算器３において、データ
レジスタ１とラッチ回路２の内容の間で所望の演算が実
行される。アドレスレジスタ５が示す番地のメモリ２０
に、第１のマスクレジスタ１０のビット値が「１」のビ
ット位置は、演算器３の結果をビット値が「０」のビッ
ト位置はラッチ回路２の内容を書込む。上記の動作の後
、カウンタ１３の内容を減算器１４の出力で更新する。

カウンタ１３の内容が減算器１４により更新されること
で、フリップフロップ１６がリセットされ、第２の選択
回路１２は、第１のマスクレジスタ１０も第２のマスク
レジスタ１１も選択せず、全ビット「１」を出力し、第
１の選択回路９を通じて、演算器３に入力される。演算
器３において、前記と同様、データレジスタ１とランチ
回路２の内容の間で所望の演算が実行され、結果がアド
レスレジスタ５が示す番地のメモ１，１２０へ書込まれ
る。

カウンタ１３が減算器１４の更新により、内容が「１」
になると比較器１５より「ＬＰＣｌ」の信号が出力され
る。この信号とフリップフロップ１６の出力の論理積を
出力するＡＮＤ回路１７の出力により、第２の選択回路
１２′ｃ第２のマスクレジスタ１１の内容を選択し、第
１の選択回路９を通じて、演算器３へ出力される。演算
器３において、前記と同様、データレジスタ１とラッチ
回路２の内容の間で所望の演算が実行する。結果がアド
レスレジスタ５が示す番地のメモリ２ｏへ第２のマスク
レジスタ１１のビット値が「１」のビット位置は演算器
３の結果を、ビット値が「Ｏ」のビット位置はラッチ回
路２の内容を書込む。この動作の完了にともない、カウ
ンタ１３の内容がｒｏＪに更新され、比較器１５より「
ＬＰＣＺＪの信号が制御部１８へ出力され、データ転送
が終了する。

またワード内の任意のビットへのデータ転送において、
前記のように第１のマスクレジスタ１゜と第２のマスク
レジスタ１１にデータを書込むビット位置を示すデータ
を格納して第２の選択回路１２によりいずれかを選択し
第１の選択回路９により選択するほかに、ピントアドレ
スを示すビットポインタ６をデコーダ８によりデコード
し第１の選択回路９により選択し、演算回路３に入力す
る。データレジスタ１とランチ回路２の内容を演算器３
で演算し、第１の選択回路９が出力する「１」のビット
位量は演算結果を「０」のビット位置はラッチ回路２の
内容を、アドレスレジスタ５が示す番地へ書込む。

以上のように本実施例によれば、カウンタ１３に値が格
納されるときセットされ、減算器１４の出力が格納され
るときリセットされるフリップフロップ１６と、カウン
タ１３の値が「１」になったことを示す信号ｊ”ＬＰＣ
ｌｊを出力する比較器１５と、出力信号「ＬＰＣｌ」と
７リツプフロツプ１６のＱ出力と論理積をとるＡＮＤ回
路を設け、第２の選択回路１２で７リツプ７０ツブ１６
のＱ出力により第１のマスクレジスタ１ｏを選択し、Ａ
ＮＤ回路１７の出力により第２のマスクレジスタ１１を
選択することにより、データ転送語数が１語の場合には
、第１のマスクレジスタ１Ｑを選択することで、１語以
下のビット長のデータ転送ができる。また、文字フォン
トデータのような第２図のＢの部分が少ないデータ転送
において、著しく高速になる。

発明の詳細 な説明したように、本発明によれば、データ転送に必要
なマスクデータの選択が高速に行うことができるため、
ワード単位でのみアクセス可能なメモリで、ビット単位
にメモリへデータ転送を高速に行うことができ、その実
用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における実施例のデータ転送装置のブロ
ック図、第２図は矩形領域へのデータ転送例を示す説明
図、第３図は従来のデータ転送装置の′ブロック図であ
る。 １・・・・・・データレジスタ、２・・・・・・ラッチ
回路、３・・・・・・演算回路、４・・・・・・マスク
レジスタ、６・・・・・・アドレスレジスタ、６・・・
・・・ビットポインタ、７・・・・・・±１加算器、８
・・・・・・デコーダ、９・・・・・・選択回路、１０
・・・・・・第１のマスクレジスタ、１１・・・・・・
第２のマスクレジスタ、１２・・・・・・第２の選択回
路、１３・・・・・・カウンタ、１４・・・・・・１減
算回路、１５・、・・、・比較器、１６・・・・・・フ
リップフロップ、１７・・・・・・ＡＮＤ回路、１８・
・・・・・制御回路、１９・・・・・・演算部、２０・
・・・・・メモリ。

Claims (1)

【特許請求の範囲】
1. 転送元のデータを保持するデータレジスタと、上記デー
   タを格納すべき転送先のアドレスを保持するアドレスレ
   ジスタと、上記アドレスレジスタが示す番地のメモリの
   内容を保持するラッチ回路と、上記データレジスタの出
   力と上記ラッチ回路の出力を入力として入力データ間で
   所望の演算を行う演算器と、上記アドレスレジスタの連
   続番地へのアクセス回数を計数するカウンタと、上記ア
   ドレスレジスタにより示される連続番地の先頭の転送先
   データについて上記演算器の演算有効ビット情報を保持
   する第１のマスクレジスタと、上記アドレスレジスタに
   より示される連続番地の最終の転送先データについて上
   記演算器の演算有効ビット情報を保持する第２のマスク
   レジスタと、上記カウンタの計数値設定時第１のマスク
   レジスタを選択し、上記カウンタの値が最終になると第
   ２のマスクレジスタを選択し、その他の場合は全ビット
   を有効とし上記演算器に演算有効ビットを出力する選択
   回路とを備えたことを特徴とするデータ転送装置。