JPS60245062A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
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- JPS60245062A JPS60245062A JP10096584A JP10096584A JPS60245062A JP S60245062 A JPS60245062 A JP S60245062A JP 10096584 A JP10096584 A JP 10096584A JP 10096584 A JP10096584 A JP 10096584A JP S60245062 A JPS60245062 A JP S60245062A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はビット単位で転送量が規定できるデータ転送装
置に関するものである。
置に関するものである。
従来例の構成とその問題点
近年、ディスプレイ画面を「ウィンドウ」と呼ぶ幾つか
の表示領域に分割、管理することにより複数の文曹情報
を比較照合あるいは、転記絹業する操作を容易にする方
法が注目されている。そこでウィンドウ処理に実時間性
をもたせるために、亡 高速なデータ転送ということと、細部な処理を行なうた
めにビット単位のデータ転送という問題が発生する。
の表示領域に分割、管理することにより複数の文曹情報
を比較照合あるいは、転記絹業する操作を容易にする方
法が注目されている。そこでウィンドウ処理に実時間性
をもたせるために、亡 高速なデータ転送ということと、細部な処理を行なうた
めにビット単位のデータ転送という問題が発生する。
以下に従来のデータ転送装置について説明する。
第１図は、従来のデータ転送装置のブロック図を示すも
のであシ、１は転送すべきデータを保持する転送元メモ
リ、２はデータの送シ先である転送先メモリ、３は転送
元メモリより読込んだワードのデータを保持するデータ
バッファ、４は転送元先頭ワードアドレス、転送先先頭
ワードアドレス、転送ワード数を保持し、転送元メモリ
１に対するデータ読み出しアドレス、転送先メモリ２に
対するデータ書込みアドレスを発生するＤ Ｍ Ａ（Ｄ
ｉｒｅｃｔ ＭｅｍＯｒ７ Ａｃｃｅｓｓ）制御部であ
る。
のであシ、１は転送すべきデータを保持する転送元メモ
リ、２はデータの送シ先である転送先メモリ、３は転送
元メモリより読込んだワードのデータを保持するデータ
バッファ、４は転送元先頭ワードアドレス、転送先先頭
ワードアドレス、転送ワード数を保持し、転送元メモリ
１に対するデータ読み出しアドレス、転送先メモリ２に
対するデータ書込みアドレスを発生するＤ Ｍ Ａ（Ｄ
ｉｒｅｃｔ ＭｅｍＯｒ７ Ａｃｃｅｓｓ）制御部であ
る。
以上のように構成された従来のデータ転送装置について
、以下その動作について説明する。まず格納された転送
元先頭ワードアドレスに従ってＤＭＡ制御部４は、転送
元メモリ１に対する読み出しアドレス５ＲＣＡＤＨを発
生し１ワードのデータをデータバッファ３に格納する。
、以下その動作について説明する。まず格納された転送
元先頭ワードアドレスに従ってＤＭＡ制御部４は、転送
元メモリ１に対する読み出しアドレス５ＲＣＡＤＨを発
生し１ワードのデータをデータバッファ３に格納する。
次に格納された転送先先頭ワードアドレスに従ってＤＭ
Ａ制御部４は、転送先メモリ２に対するデータの書込み
アドレスＤＳＴＡＤＲを発生し１ワードのデータの転送
が完了する。１ワードの転送が完了するとＤＭＡ制御部
４は、転送ワード数を１減じるとともに、転送元先頭ワ
ードアドレス、転送先先頭ワードアドレスを各々次のワ
ードを示すように設定を行ない、前記動作を転送ワード
数が０”になるまで繰返す。
Ａ制御部４は、転送先メモリ２に対するデータの書込み
アドレスＤＳＴＡＤＲを発生し１ワードのデータの転送
が完了する。１ワードの転送が完了するとＤＭＡ制御部
４は、転送ワード数を１減じるとともに、転送元先頭ワ
ードアドレス、転送先先頭ワードアドレスを各々次のワ
ードを示すように設定を行ない、前記動作を転送ワード
数が０”になるまで繰返す。
しかしながら上記のような構成では、データ転送はワー
ド単位で行なわれ、ワード境界に位置しないようなデー
タ転送は、メモリがビット単位にアクセス可能なもので
あるか、ソフトウェアによって１ビツトずつ処理する必
要があり、メモＩＪＩＩＩ成が複雑にガるということと
、転送時間がかかるという問題点を有していた。
ド単位で行なわれ、ワード境界に位置しないようなデー
タ転送は、メモリがビット単位にアクセス可能なもので
あるか、ソフトウェアによって１ビツトずつ処理する必
要があり、メモＩＪＩＩＩ成が複雑にガるということと
、転送時間がかかるという問題点を有していた。
発明の目的 一
本発明は上記従来の問題点を解消するもので、ピントア
クセスが不可能なメモリでのビット単位の転送が高速に
行なえるデータ転送装置を提供することを目的とする。
クセスが不可能なメモリでのビット単位の転送が高速に
行なえるデータ転送装置を提供することを目的とする。
発明の構成
本発明は、転送元の連続した２ワードのデータを格納す
る入力バッファと、この人力バッファの任意の位置から
１ワ一ド分のデータを選択するバレルシフタと、バレル
シフタの出力を格納する出カバソファを備えたデータ転
送装置であり、バレルシフタを転送元と転送先のデータ
のビット位置合わせに設けたことにより高速にピント単
位の転送を行なうことができるものである。
る入力バッファと、この人力バッファの任意の位置から
１ワ一ド分のデータを選択するバレルシフタと、バレル
シフタの出力を格納する出カバソファを備えたデータ転
送装置であり、バレルシフタを転送元と転送先のデータ
のビット位置合わせに設けたことにより高速にピント単
位の転送を行なうことができるものである。
実施例の説明
第２図は本発明の一実施例におけるデータ転送装置のブ
ロック図を示すものである。第２図において、１は転送
すべきデータを保持する転送元メモリ、２は上記データ
の送シ先である転送先メモリ、４は転送元先頭アドレス
、転送先先頭アドレスの各々ワードアドレス部及び転送
ワード数を保持し、転送元メモリ１に対するデータ読み
出しアドレス５ＲＣＡＤＲ転送先メモリ２に対するデー
タ書込みアドレスＤＳＴＡＤＲｆ：発生するＤＭＡ制御
部、６は転送元先頭アドレスのビットアドレス部、転送
先先頭アドレスのビットアドレス部、及び転送ビット数
を保持し、後述するバレルシフタに対する制御信号ＰＯ
ＩＮＴと、後述する演算装置に演算モードを規定する信
号ＭＯＤ と、ワード内ビット選択信号ＢＩＴを発生す
るビット制御部、６は転送メモリ１より読み込んだ１ワ
ード（ｎビット）のデータを格納する第２の入力？くツ
７ア、７は第２の入力バッファ６に転送元メモリ１から
の読み込みデータを格納する際、それまで保持していた
第２の入力バッ７ア６の内容を格納する１ワード（ｎビ
ット）の第１の人力バッファ、８は第１の入力バッ７ア
７と第２の入カバソファ６のデータのうち、第１の入力
バッファ７のＭ Ｓ Ｂ （ＭｏｓｔＳｉｇｎｉｆｉｃ
ａｎｔ Ｂｉｔ ）のビットを除いた連続した”２ｎ−
１’ビツトのデータを入力とし、信号ＰＯＩＮＴに従っ
て任意の連続するｎピノ）ｆ出力スルバレルシフタ、９
はバレルシフタ８の出力全格納する出力バッファ、１ｏ
はＭＯＤ信号が１０″の時、出力バッファ９の内容を転
送先メモリ２に出カシ、ＭＯＤ信号が１″の時、信号Ｂ
ＩＴによって選択されたビットは転送元の原データを優
先し、選択されていないビットに対しては出力バッ７ア
９のビットを優先させたｎビットのデータを出力する演
算装置である。
ロック図を示すものである。第２図において、１は転送
すべきデータを保持する転送元メモリ、２は上記データ
の送シ先である転送先メモリ、４は転送元先頭アドレス
、転送先先頭アドレスの各々ワードアドレス部及び転送
ワード数を保持し、転送元メモリ１に対するデータ読み
出しアドレス５ＲＣＡＤＲ転送先メモリ２に対するデー
タ書込みアドレスＤＳＴＡＤＲｆ：発生するＤＭＡ制御
部、６は転送元先頭アドレスのビットアドレス部、転送
先先頭アドレスのビットアドレス部、及び転送ビット数
を保持し、後述するバレルシフタに対する制御信号ＰＯ
ＩＮＴと、後述する演算装置に演算モードを規定する信
号ＭＯＤ と、ワード内ビット選択信号ＢＩＴを発生す
るビット制御部、６は転送メモリ１より読み込んだ１ワ
ード（ｎビット）のデータを格納する第２の入力？くツ
７ア、７は第２の入力バッファ６に転送元メモリ１から
の読み込みデータを格納する際、それまで保持していた
第２の入力バッ７ア６の内容を格納する１ワード（ｎビ
ット）の第１の人力バッファ、８は第１の入力バッ７ア
７と第２の入カバソファ６のデータのうち、第１の入力
バッファ７のＭ Ｓ Ｂ （ＭｏｓｔＳｉｇｎｉｆｉｃ
ａｎｔ Ｂｉｔ ）のビットを除いた連続した”２ｎ−
１’ビツトのデータを入力とし、信号ＰＯＩＮＴに従っ
て任意の連続するｎピノ）ｆ出力スルバレルシフタ、９
はバレルシフタ８の出力全格納する出力バッファ、１ｏ
はＭＯＤ信号が１０″の時、出力バッファ９の内容を転
送先メモリ２に出カシ、ＭＯＤ信号が１″の時、信号Ｂ
ＩＴによって選択されたビットは転送元の原データを優
先し、選択されていないビットに対しては出力バッ７ア
９のビットを優先させたｎビットのデータを出力する演
算装置である。
以上のように構成された本実施例のデータ転送装置につ
いて、以下第３図〜第６図を参照してその動作を説明す
る。
いて、以下第３図〜第６図を参照してその動作を説明す
る。
第３図は、第１のビット単位のデータ転送例を示す。同
図において、Ａは転送元メモリ１のデータで■、■、■
はワードのデータ、斜巌で示した部分は転送すべきデー
タ、５ＴＯＰＡＤＨは転送元先頭アドレスを示す。Ｂは
転送先メモリ２のデータで■、■、■はワードのデータ
、斜緋で示した部分はデータＡの斜線で示した転送元の
データが格納されるべき領域、ＤＴＯＰＡＤＨは転送先
先頭アドレスを示す。Ｃ−Ｅは各ステップでの入力バッ
ファ（第１の入力バッファ７、第２の入力バッファ６を
連結して示したもの）と出力バッファ９の状態を示しだ
ものであり後に詳述する。
図において、Ａは転送元メモリ１のデータで■、■、■
はワードのデータ、斜巌で示した部分は転送すべきデー
タ、５ＴＯＰＡＤＨは転送元先頭アドレスを示す。Ｂは
転送先メモリ２のデータで■、■、■はワードのデータ
、斜緋で示した部分はデータＡの斜線で示した転送元の
データが格納されるべき領域、ＤＴＯＰＡＤＨは転送先
先頭アドレスを示す。Ｃ−Ｅは各ステップでの入力バッ
ファ（第１の入力バッファ７、第２の入力バッファ６を
連結して示したもの）と出力バッファ９の状態を示しだ
ものであり後に詳述する。
第４図は、第３図の転送例の各アドレスの状態を示した
図でＡ、Ｂは第３図のＡ、Ｂと同様、Ｆは転送元先頭ア
ドレス５ＴＯＰＡＤＨであり、ワードアドレス部はデー
タＡの転送元データ■のアドレスＡＤＲ■を示し、ビッ
トアドレス部は転送元先頭データのうちで有効なビット
数Ｓの２の補数値ｓ６保持している。Ｇは転送先先頭ア
ドレスＤＴＯＰＡＤＨであり、ワードアドレス部はデー
タＢの転送先データ■のアドレスＡＤＲ■を示し、ビッ
トアドレス部は転送先先頭データのうちで転送すべきビ
ット数ｄ１の２の補数値ｄ１を保持している。Ｈは転送
総ビット数を示すレジスタで、ＧのＤＴＯＰＡＤＲとｈ
を加算することでＩのアドレスが得られる。■はＢにお
ける転送先最終アドレスＤＥＮＤＡＤＲを示しワードア
ドレス部はＢの転送先データ＠のアドレスＡ Ｄ Ｈ＠
を示し、ビットアドレス部は転送先のデータを変えない
ピット数ｄ２の２の補数値ｄ２を保持している。第５図
はバレルシフタ８のデータ選択位置の算出方法を示す流
れ図であり、バレルシフタ８のＬＳＢ側の位置ＥＰを上
記のＳとｄｌの大きさによって、第１の入力バッファ７
のＬ Ｓ Ｂ （Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａｎｔ
Ｂｉｔ）の位置円か第２の入カバソファ６のＬＳＢの
位置Ｐ１（第３図Ｃに示す）を基準にして決定する。
図でＡ、Ｂは第３図のＡ、Ｂと同様、Ｆは転送元先頭ア
ドレス５ＴＯＰＡＤＨであり、ワードアドレス部はデー
タＡの転送元データ■のアドレスＡＤＲ■を示し、ビッ
トアドレス部は転送元先頭データのうちで有効なビット
数Ｓの２の補数値ｓ６保持している。Ｇは転送先先頭ア
ドレスＤＴＯＰＡＤＨであり、ワードアドレス部はデー
タＢの転送先データ■のアドレスＡＤＲ■を示し、ビッ
トアドレス部は転送先先頭データのうちで転送すべきビ
ット数ｄ１の２の補数値ｄ１を保持している。Ｈは転送
総ビット数を示すレジスタで、ＧのＤＴＯＰＡＤＲとｈ
を加算することでＩのアドレスが得られる。■はＢにお
ける転送先最終アドレスＤＥＮＤＡＤＲを示しワードア
ドレス部はＢの転送先データ＠のアドレスＡ Ｄ Ｈ＠
を示し、ビットアドレス部は転送先のデータを変えない
ピット数ｄ２の２の補数値ｄ２を保持している。第５図
はバレルシフタ８のデータ選択位置の算出方法を示す流
れ図であり、バレルシフタ８のＬＳＢ側の位置ＥＰを上
記のＳとｄｌの大きさによって、第１の入力バッファ７
のＬ Ｓ Ｂ （Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａｎｔ
Ｂｉｔ）の位置円か第２の入カバソファ６のＬＳＢの
位置Ｐ１（第３図Ｃに示す）を基準にして決定する。
最初にビット制御部５は、上記の方法でＥＰの位置を決
定し、信号ＰＯＩＮＴによってバレルシ７り８に伝え、
ＤＭＡ制御部４は転送元メモリ１に対し、データ■に対
する読み出しアドレスＡＤＨ■を与え、データのを第２
０入カバソフア６に格納する。この時バレルシフタ８は
ＥＲの位置を含めＭＳＢ側に連続したｎビットを選択し
出力バッファ９に出力する。第３図Ｃはこの時の状態を
示した図である。ここで出力バッファ９の内容は、転送
先メモリ２のワード■に誉き込むべきデータであるが、
斜線部分のみ転送すべきデータであるため、空白部分は
転送元のデータをそのままにして転送する必要がある。
定し、信号ＰＯＩＮＴによってバレルシ７り８に伝え、
ＤＭＡ制御部４は転送元メモリ１に対し、データ■に対
する読み出しアドレスＡＤＨ■を与え、データのを第２
０入カバソフア６に格納する。この時バレルシフタ８は
ＥＲの位置を含めＭＳＢ側に連続したｎビットを選択し
出力バッファ９に出力する。第３図Ｃはこの時の状態を
示した図である。ここで出力バッファ９の内容は、転送
先メモリ２のワード■に誉き込むべきデータであるが、
斜線部分のみ転送すべきデータであるため、空白部分は
転送元のデータをそのままにして転送する必要がある。
この時ビット制御部５はＭＯＤ信号を１”にし、前記ｄ
１ｆｎより減じることで得られるビット選択信号ＢＩＴ
を演算装置１ｏに伝えると七で上記転送を行なう。
１ｆｎより減じることで得られるビット選択信号ＢＩＴ
を演算装置１ｏに伝えると七で上記転送を行なう。
次にＤＭＡ制御部は転送メモリ１に対し、次のデータで
あるデータ■に対する読み出しアドレスをアドレス信号
、ｌ５ＲｃＡＤＲに与え、データ■を第２の入力バッフ
ァ６に格納するとともに、それまで第２の入力バノンア
に６に格納されていたデータ■を第１の入力バッファ７
に格納する。この時バレルシフタ８は前記と同じ位置の
データを出カバソファ９に出力する。第３図りはこの時
の状態を示した図である。ここでビット制御部６はＭＯ
Ｄ信号ｆ ＠ ｏ ’にし、出力バッファ９の内容はＤ
ＭＡ制御部４で発生されるアドレスＤＳＴＡＤＲに従っ
てワード■に曹き込まれる。
あるデータ■に対する読み出しアドレスをアドレス信号
、ｌ５ＲｃＡＤＲに与え、データ■を第２の入力バッフ
ァ６に格納するとともに、それまで第２の入力バノンア
に６に格納されていたデータ■を第１の入力バッファ７
に格納する。この時バレルシフタ８は前記と同じ位置の
データを出カバソファ９に出力する。第３図りはこの時
の状態を示した図である。ここでビット制御部６はＭＯ
Ｄ信号ｆ ＠ ｏ ’にし、出力バッファ９の内容はＤ
ＭＡ制御部４で発生されるアドレスＤＳＴＡＤＲに従っ
てワード■に曹き込まれる。
最後にＤＭＡ制御部４は転送元メモリ１に対し、次のデ
ータであるデータ■に対する読み出しアドレスをアドレ
ス信号＃５ＲＣＡＤＨに与え、データ■を第２の入力バ
ッファ６に格納するとともに、それまで第２の入カバソ
ファ６に格納されていたデータ２を第１の入カバソファ
７に格納する。この時バレルシフタ８は前記と同じ位置
のデータを出カバソファ９に出力する。第３図Ｅはこの
時の状態を示した図である。ここで出力バッファ９の内
容はワード＠に蒼き込むべきデータであるが斜線部分の
み転送すべきデータであるため、空白部分は転送元のデ
ータをそのま壕にして転送する必要がある。この時ビッ
ト制御部５はＭＯＤ信号を１”にし、前記ｄ２より得ら
れるビット選択信号ＢＩＴを演算装置１０に伝えること
で前記転送を行なう。
ータであるデータ■に対する読み出しアドレスをアドレ
ス信号＃５ＲＣＡＤＨに与え、データ■を第２の入力バ
ッファ６に格納するとともに、それまで第２の入カバソ
ファ６に格納されていたデータ２を第１の入カバソファ
７に格納する。この時バレルシフタ８は前記と同じ位置
のデータを出カバソファ９に出力する。第３図Ｅはこの
時の状態を示した図である。ここで出力バッファ９の内
容はワード＠に蒼き込むべきデータであるが斜線部分の
み転送すべきデータであるため、空白部分は転送元のデ
ータをそのま壕にして転送する必要がある。この時ビッ
ト制御部５はＭＯＤ信号を１”にし、前記ｄ２より得ら
れるビット選択信号ＢＩＴを演算装置１０に伝えること
で前記転送を行なう。
以上のように第３図では第４図で示したＳがｄｌより大
きい場合の転送例を示したが、その逆の場合であるＳが
ｄｌよシ小さい場合の転送方法を第６図に示す。
きい場合の転送例を示したが、その逆の場合であるＳが
ｄｌよシ小さい場合の転送方法を第６図に示す。
第６図で、第２のビット単位のデータ転送例を示す。同
図において、Ａは転送元メモリ１のデータで■、■、■
はワードのデータ、斜線で示した部分は転送すべきデー
タ、ＳＴＯ’ＰＡＤＲは転送元先頭アドレスを示す。Ｂ
は転送先メモリ２のデータで■、■、■はワードのデー
タ、斜線で示した部分はＡのＲｅで示した転送元のデー
タが格納されるべき領域、ＤＴＯＰＡＤＨは転送先先頭
アドレスを示す。ＣはＳとｄｌによりＥＰを決定し、転
送元メモリ１よりデータ■を読込み第２のバッファ６に
格納した状態を示す。Ｄは次のデータであるデータ■を
第２の久方バッファθに格納し、それまで第２の入カバ
ッ７ア６に格納されていたデータ■を第１の入力バッフ
ァ７に格納した状態を示す。
図において、Ａは転送元メモリ１のデータで■、■、■
はワードのデータ、斜線で示した部分は転送すべきデー
タ、ＳＴＯ’ＰＡＤＲは転送元先頭アドレスを示す。Ｂ
は転送先メモリ２のデータで■、■、■はワードのデー
タ、斜線で示した部分はＡのＲｅで示した転送元のデー
タが格納されるべき領域、ＤＴＯＰＡＤＨは転送先先頭
アドレスを示す。ＣはＳとｄｌによりＥＰを決定し、転
送元メモリ１よりデータ■を読込み第２のバッファ６に
格納した状態を示す。Ｄは次のデータであるデータ■を
第２の久方バッファθに格納し、それまで第２の入カバ
ッ７ア６に格納されていたデータ■を第１の入力バッフ
ァ７に格納した状態を示す。
ここでバレルシフタ８はＣで設定されたＥＰに従って連
続したｎビットを出力バッファ９に出方する。この後の
データの転送方法は、第３図Ｃの説明に述べたものと同
様である。Ｅは次のデータであるデータ３を第２の入カ
バッ７ア６に格納し、それまで第２の人力バッファ６に
格納されていたデータ■を第１の入力バッファ７に格納
した状態ヲ示ス。ここでバレルシフタ８は設定されたＥ
Ｐに従って連続したｎビットを出力バッファ９に出力す
る。この後のデータの転送方法は、第３図りの説明に述
べたものと同様である。Ｆは、第２の入力バッファ６に
格納されていたデータ３を第１の入力バッファ７に格納
した状Ｍを示す。Ｓがｄｌよシ小さい場合この動作が必
要となる。ここでバレルシフタ８は設定されたＥＰに従
って連続したｎビットを出力バッファ９に出力する。こ
の後のデータ転送方法は第３図Ｅの説明に述べたものと
同様である。
続したｎビットを出力バッファ９に出方する。この後の
データの転送方法は、第３図Ｃの説明に述べたものと同
様である。Ｅは次のデータであるデータ３を第２の入カ
バッ７ア６に格納し、それまで第２の人力バッファ６に
格納されていたデータ■を第１の入力バッファ７に格納
した状態ヲ示ス。ここでバレルシフタ８は設定されたＥ
Ｐに従って連続したｎビットを出力バッファ９に出力す
る。この後のデータの転送方法は、第３図りの説明に述
べたものと同様である。Ｆは、第２の入力バッファ６に
格納されていたデータ３を第１の入力バッファ７に格納
した状Ｍを示す。Ｓがｄｌよシ小さい場合この動作が必
要となる。ここでバレルシフタ８は設定されたＥＰに従
って連続したｎビットを出力バッファ９に出力する。こ
の後のデータ転送方法は第３図Ｅの説明に述べたものと
同様である。
以上のように、本実施例によれば転送元の連続した２ワ
ードのデータを格納する第１．第２の入力バッファ７．
６と、連続した２ワードのデータのうち、１ワ一ド分の
データを選択する目的でバレルシフタ８を設けることに
よシ、高速なビット単位で規定されるデータ転送が行な
える。
ードのデータを格納する第１．第２の入力バッファ７．
６と、連続した２ワードのデータのうち、１ワ一ド分の
データを選択する目的でバレルシフタ８を設けることに
よシ、高速なビット単位で規定されるデータ転送が行な
える。
なお、本実施例において第２の入力バッファ６と出力バ
ッファ９は１ワードのバッファとしたが、各々複数１７
− トノＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ ０
ｕｔ）の構造にすることによって、転送元メモリ１に対
する転送データの読み出しと転送先メモリ２に対する転
送データの書込みが非同期に行なう事が出来る。
ッファ９は１ワードのバッファとしたが、各々複数１７
− トノＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ ０
ｕｔ）の構造にすることによって、転送元メモリ１に対
する転送データの読み出しと転送先メモリ２に対する転
送データの書込みが非同期に行なう事が出来る。
また、本実施例では、第１の入力バッファ７のＭＳＨの
位置のビラトラのぞ（”２ｎ−１”ピットからｎビット
を選択する場合を示したが、第２の入力バッファ６のＬ
ＳＢの位置のビラトラのぞ（”２ｎ−１”ビットよシュ
ビットを選択してもよい。
位置のビラトラのぞ（”２ｎ−１”ピットからｎビット
を選択する場合を示したが、第２の入力バッファ６のＬ
ＳＢの位置のビラトラのぞ（”２ｎ−１”ビットよシュ
ビットを選択してもよい。
また、本実施例では、バレルシフタ８の選択位置の決定
の方法としてＬＳＢ側の決定方法を示したが、ＭＳＨ側
でもよいことは言うまでもない。
の方法としてＬＳＢ側の決定方法を示したが、ＭＳＨ側
でもよいことは言うまでもない。
発明の効果
本発明のデータ転送装置は、転送元の連続した２ワード
のデータを格納する入カバソファと、この人力バッファ
の任意の位置から１ワ一ド分のデータｔ−選択ｆるバレ
ルシフタと、バレルシフタの出力を格納する出力バッフ
ァを設けることにより、ピットアクセスが不可能なメモ
リでのビット単位のデータ転送が高速に行なうことがで
き、その実用的効果は大きい。
のデータを格納する入カバソファと、この人力バッファ
の任意の位置から１ワ一ド分のデータｔ−選択ｆるバレ
ルシフタと、バレルシフタの出力を格納する出力バッフ
ァを設けることにより、ピットアクセスが不可能なメモ
リでのビット単位のデータ転送が高速に行なうことがで
き、その実用的効果は大きい。
第１図は従来のデータ転送装置のブロック図、第２図は
本発明の一実施例におけるデータ転送装置のブロック図
、第３図は同実楕例における第１のビット単位のデータ
転送例を示す動作説明図、第４図、第６図は第３図の実
施例における各アドレスの状態を示す図及びフローチャ
ート、第６図は本発明の他の実施例における第２のビッ
ト単位のデータ転送例を示す動作説明図である。 １・・・・・・転送元メモリ、２・・・・・・転送先メ
モリ、４・・・・・・ＤＭＡ制御部、５・・・・・・ビ
ット制御部、６・・・・・・第２の入カバッンア、７・
・・・・・第１の入力バッファ、８・・・・・・バレル
シフタ、９・・・・・・出力バッファ、１゜・・・・・
演算装置。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 第４図
本発明の一実施例におけるデータ転送装置のブロック図
、第３図は同実楕例における第１のビット単位のデータ
転送例を示す動作説明図、第４図、第６図は第３図の実
施例における各アドレスの状態を示す図及びフローチャ
ート、第６図は本発明の他の実施例における第２のビッ
ト単位のデータ転送例を示す動作説明図である。 １・・・・・・転送元メモリ、２・・・・・・転送先メ
モリ、４・・・・・・ＤＭＡ制御部、５・・・・・・ビ
ット制御部、６・・・・・・第２の入カバッンア、７・
・・・・・第１の入力バッファ、８・・・・・・バレル
シフタ、９・・・・・・出力バッファ、１゜・・・・・
演算装置。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 第４図
Claims (2)
- （１）転送元の連続した２ワードのデータをそのＶ。 込み順に保持する各々ｎピッ）（ｎビット−１ワード）
の第１及び第２のバッファと、前記第１及び第２のバッ
ファを連結したデータを入力とし連続したｎビットを出
力するバレルシフタと、データの転送元及び転送先の先
頭ビットアドレスと転送ビット数を保持し、前記バレル
シフタに対する制御信号を出力するビット制御部と、前
記バレルシフタの出力を保持する第３のバッファとを備
えたことを特徴とするデータ転送装置。 - （２） 第３のバッファは、バレルシフタの出力を第１
の入力とし、転送先の対応する１ワードのデータを第２
の入力とし、結果を転送先の対応する１ワードに出力す
る演算装置であシ、ビット制御部５は、前記バレルシフ
タに対する第１の制御信号を出力するとともに前記演算
装＊ＶＣ対する第２の制御信号を出力する装置であるこ
とを特徴とする特許請求の範囲第１項記載のデータ転送
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10096584A JPS60245062A (ja) | 1984-05-18 | 1984-05-18 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10096584A JPS60245062A (ja) | 1984-05-18 | 1984-05-18 | デ−タ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245062A true JPS60245062A (ja) | 1985-12-04 |
Family
ID=14288060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10096584A Pending JPS60245062A (ja) | 1984-05-18 | 1984-05-18 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245062A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248041A (ja) * | 1986-01-23 | 1987-10-29 | テキサス インスツルメンツ インコ−ポレイテツド | デ−タ処理装置及びメモリアクセス制御器 |
| JPS6355635A (ja) * | 1986-08-27 | 1988-03-10 | Hitachi Ltd | デ−タ処理システム |
| JPS63123170A (ja) * | 1986-11-12 | 1988-05-26 | Matsushita Electric Ind Co Ltd | デ−タ転送装置 |
| JPS63165974A (ja) * | 1986-12-27 | 1988-07-09 | Yamaha Corp | 画像処理装置 |
| JPS63168785A (ja) * | 1987-01-07 | 1988-07-12 | Matsushita Electric Ind Co Ltd | 画像処理装置 |
| JPS63251864A (ja) * | 1987-04-02 | 1988-10-19 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 表示装置 |
| JPH0282329A (ja) * | 1988-09-06 | 1990-03-22 | Internatl Business Mach Corp <Ibm> | データ転送方法 |
| JPH04174041A (ja) * | 1990-11-02 | 1992-06-22 | Fujitsu Ltd | データアクセス制御方式 |
| JP2004537805A (ja) * | 2001-07-30 | 2004-12-16 | エミュレックス・コーポレーション | 目的地アドレスに基づいたデータシフタを使用するデータフォーマット装置 |
-
1984
- 1984-05-18 JP JP10096584A patent/JPS60245062A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248041A (ja) * | 1986-01-23 | 1987-10-29 | テキサス インスツルメンツ インコ−ポレイテツド | デ−タ処理装置及びメモリアクセス制御器 |
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| JPS63123170A (ja) * | 1986-11-12 | 1988-05-26 | Matsushita Electric Ind Co Ltd | デ−タ転送装置 |
| JPS63165974A (ja) * | 1986-12-27 | 1988-07-09 | Yamaha Corp | 画像処理装置 |
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| JPS63251864A (ja) * | 1987-04-02 | 1988-10-19 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 表示装置 |
| JPH0282329A (ja) * | 1988-09-06 | 1990-03-22 | Internatl Business Mach Corp <Ibm> | データ転送方法 |
| JPH04174041A (ja) * | 1990-11-02 | 1992-06-22 | Fujitsu Ltd | データアクセス制御方式 |
| JP2004537805A (ja) * | 2001-07-30 | 2004-12-16 | エミュレックス・コーポレーション | 目的地アドレスに基づいたデータシフタを使用するデータフォーマット装置 |
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