JPS59101696A

JPS59101696A - メモリ制御方式

Info

Publication number: JPS59101696A
Application number: JP57210757A
Authority: JP
Inventors: 佐伯　宏壮; 岡野　啓輔; 杉野　信夫
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-12-01
Filing date: 1982-12-01
Publication date: 1984-06-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は多層の画家メモリを有し、ＣＰＵにより画１象
データの書込続出を行い自然画像おまひ図形画像を作成
し、陰極線管等に表示する画１数表示端末におけるメモ
リ制御方式に関するものである。

従来例の構成とその問題点メモリのワード構成が陰極、縮管のスキャン方向に表示
され、しかも多層メモリを有している表示装置、りｌｌ
えば１ワード４ｂｉｔ３／響（Ｒ，Ｇ、Ｅ　）メモリに
おいて、４メモリにデータを書込み、陰極線管上で着色
画を表示しようとする場合、データの書込方法としては
、（１）データ存、無で別々の色を指定する。（２）す
でに書込まれているデータの上に重ねて書込み重なり部
は合成色を表示する。（３）すでに書込まれているデー
タの上に重ねて書込み、重なり部はすてに書込まｎてい
るデータを表示する等が考えられる。（１）のＪ！ｐＪ
台、データ有が赤、データ無しが黄の４書込データをま
ずＲ層に書込み、次に書込データを反転させＲ層、Ｇ層
にＯＲ書さくすでにデータ有が書込まれているため）す
る必要かある。（２）の揚叶、すでに書き込まれている
データとＯＲし書込む必要がある。（３）の場合、すて
（て書込−ｔ、ｔ’ｂでいる３層データを別々に読出し
ＯＲしさらに書込データとＥＸＣＬＵＳＩＶＥ　Ｏｆｔ
をしその１吉采をメモリにＯＡＲ傅きする必要がある。

また続出時においてもデータの）ぼ無チェック、指定色
データの判別前の処理においては、谷層別々に読出し、
ｏｎ、旨定色層別々に読出しＡＮＤ等の処理か毎回必要
となり、ＣＰＵの処理内容の増大、速度の低下となる。

発明の目的本発明は、多層メモリを有し画家を表示する装置におい
て、すでに書込まれているメモリ内容に対し直接書込＋
’　ＯＲ書込、ＡＮＤ書込等を行なう場合、層メモリ指
定、書込モード指定を行うのみで、通常の直接書込と同
様にＣＰＵの１書込サイクルで論理演算を行い書込を完
了すること、読出しにおいては、ノーメモリ指定、読出
モード（ＡＮＤ。

ＯＲ等）の指定を行うのみで通常の読出しと同様にＣＰ
Ｕの１読出サイクルで論理演算を行い読出を完了するこ
とを目的とする。

発明の構成本発明は層メモリ選択手段書込読出モード指定手段、デ
ータ・保持手段、薔込データ変侠手段、読出データ変換
手段、書込信号制御回路を有し、データ書込時は、あら
かじめ前記層メモリ選択手段により書込層を、前記書込
読出モード指ｉ手段により書込のモードを指定し、前記
書込信号１ｇ１Ｉ御手段によりＣＰＵの書込信号をＣＰ
Ｕの書込サイクルの後半の巾としてメモリに出力し、書
込サイクルの前半で指定した層メモリのデータを読出し
、前期データ保持手段に前記書込信号制制手段出力信号
である半サイクル巾の信号の前縁で保持し、ＣＰＵから
の書込データおよび前記書込モード信号と同時に前記書
込データ変換手段に入力し、書込データ変換手段は、書
込モード指定に従いＣＰＵ書込データとメモリ続出デー
タの論理演算を行い谷層メモリに出力し、前記書込信号
１ｆｌＩ御手段の出力信号にまり書込サイクルの後半で
メモリに記憶し、データの読出しは、あらかじめ前記層
メモリ選択手段により読出し層を、前記書込読出モード
指定手段により読出しのモードを指定し、ＣＰＵの読出
しサイクルにより谷ノ蕃メモリのデータを読出し、前記
層メモリ選択ゴ言号、前記読出しモード指定信号とを前
記続出データ変換手段に入力され、読出データ変一手段
は、続出モーに指定に従い指定層メモリ読出データの論
理演算を行い、ＣＰＵに出力するメモリ訓１卸方式であ
る。

実施例以下本発明の実施列について図面を参照して説明する。

第１図において、１．４．７は多層メモリ、２．５．８
はデータ保持回路、３１６１９は書込データ変換メモリ
、１０１ｄ続出データ変換メモリ、１１は書込、読出モ
ード選択回路、１２は書込信号制御回路、１３はノーメ
モリ選択回路、１４はアドレスデコード回路、１５はデ
ルタパスドライバ回路、１６はＣＰＵアドレスバス接続
端子、１７．１９はＣＰＵデータバス接続端子、１８は
ＣＰＵ書込信号入力端子である。

この構成はＣＰＵによりデータの書込、読出を行うとと
もにメモリ内容を読出し陰ａＸ縮管に表示する装置に関
するものであるが、本発明は、ＣＰＵの書込、読出部に
対する本のであるため表示に関する手段は構成よ・り除
く。

第１図の１〜３，１０が第１層メモリ、４〜６゜１０が
第２層メモリ、７〜９，１ｏが第３層メモリの書込、読
出に関する構成であり各層メモリのアドレスは同一とし
ておく。まず書込について説明する。ＣＰＵによりめら
かじめＣＰＵデータバス接続端子１７を通し、層メモリ
選択回路１３に層メモリ選択信号をを、書込、読出モー
ド選択回路１１に書込モード指定信号を出力し、それぞ
れに信号を保持させておく、層メモリ選択は同時に複数
層選択することも可能である。ＣＰＵからのデータ書込
時、アドレスはＣＰＵアドレスバス接続端子１６より、
データ１−ｊｃＰＵデータバス接続瑞子１９より、書込
信号ばＣＰＵ書込信号入力端子１８よりそれぞれ入力さ
れる。各層メモリはアドレスが同一であるが層メモリ選
択回路１３により選択された層のみ有効となる。書込時
は各層とも同一動作であるため第１層１〜３について説
明する。第２図は書込時の波形を示すものである。

第２図２０はＣＰ（Ｊのアドレス信号、２１はＣＰ（Ｊ
の書込データ、２２はＣＰＵの書込信号、２３は第１図
書込信号［６１］ｉＩｇ１回路１２によりＣＰＵ書込サ
イクルの後半％巾に副脚されたメモリ書込信号。

２４はメモリ読出信号、２５は第１図２のデータ保持回
路の出力信号、２６は第１図３の書込データ変換メモリ
出力信号でろる。第２図１ａはＣＰＵの１書込サイクル
を示す。ＣＰＵからのアドレス信号は第１１多ノーメモ
リ１に直接加えられる。

ＣＰＵからの書込データは第１図デルタバスドライバ１
６を通り書込データ変換メモリ３ヘアドレスとして卵え
られる。ＣＰＵからの書込信号は第１図書送信号制御回
路１２によシＣＰＵ４込サイクルの段半％巾で層メモリ
１に出力する。層メモリ１では書込サイクルの前半（第
２図ｂ）は書込信号がＨ′′（第２図２３）で必るため
読出モードとなシアドレスに対するデータ第２図２４を
出力し、第１図データ保持回路２に入力する。データ保
持回路２では、第２図２３のメモリ書込信号前縁で読出
データを保持しく第２図２５）第１図書込データ変換メ
モリ３ヘアドレスとして入力する。第１図書込データ変
換メモリ３には同時に書込読出モード選択回路１１の信
号もアドレスとして入力される。第１図書込データ変換
メモリ３の内容を第３図に示す。第３図は書込モードを
４４にじた例であり２Ｔは直接書込、２８はＯＲ４込。

２ｅａ＠ＡＮＤ書込、３０はＥＸＣＬＵＳｉＶＥ　ＯＲ
％−［゛を示す。ＣＰＵの１ワードを４ビツトとした場
合第１図書込データ変換メモリ３は、ノーメモリ読池デ
ータをアドレスＡ。−Ａ３として、ＣＰＵ書込書込メー
タドレスＡ４〜Ａ７として、書込モード選択信号をＡ８
〜Ａ９として受けるため容量は１０２４ワードとなる。

第３図２７〜３０のそれぞｎの書込モードには前記入力
アドレスＡ。−Ａ３とＡ４〜Ａ７の演算・浩果（第３図
２７にはＡ４〜Ａ７そのまま。

２８ｉｄＯＲ結果、２９はＡＮＤＪ果、３ｏｖ′ｉ。

ＥＸＣＬσ５ｉＶＥＯＲ結果）が記憶されておシ第３図
の２７〜３ｏの選択は第１図１込贋出モード選択回路１
１の出力信号にょ９選択される。第３図で２８のＯＲモ
ードがｆＭ’にされた・場合ノーメモリの続出データ（
Ａ０〜Ａ３）が「１ｏｏｏ、ｊでｃＰＵの書込データ（
Ａ４〜Ａ７）がＩ　１ｏｏ１Ｊｌｒ；ｈつ、？ｃ４ＱＪ
３Ｌａ２８の７ドｌｚス　１０００１００１Ａ７にはＡ
。−Ａ３とＡ４〜Ａ７のＯＲｔｌｊ釆１００１が記憶さ
れてあ・りこのデータか第２図２６のタイミングで続出
され第１図ノ響メモ゛す１にデータとして加えられ第２
図２３のメモリｄ込信号により書込まれる。

次に読出しについて説明する。

書込と同様に、ＣＰＵによりあらかじめ第１図ＣＰＵデ
ータバス接続端子１７全通しノーメモリ選択回路出力１
３の信号を、書込読出モード選択回、＠１１に続出モー
ド指定信号を出刃し、それぞれに信号を保持させておく
。ＣＰＵがらの読出アドレスは第１図ＣＰＵアドレスバ
ス接読端子１６より第１図１．４．’７の層メモリに刃
口えられる。各層メモリから読出されたデータは第１図
続出データ変換メモリ１０へ、アドレスとして人力され
る。

第１図読出データ変換メモリ１ｏは第１層メモリの出力
信号をアドレスＡ。−Ａ３、第２層メモリの出力信号を
Ａ４〜Ａ７．第３層メモリの出力信号をＡ８〜Ａ１１、
層メモリ指定信号をＡ１２〜Ａ１３、読出モード指定信
号をＡ１４〜Ａ１５として受は指定された層メモリ出力
信号を指定された読出モードｉ７？４い論理演算を行い
第１図データバスドライバ回路１５を通ｐｃＰＵデータ
バスに出力する。列えば全層読出しを指定し、読出しモ
ードはＡＮＤが指定され、第１層の読出データが１１０
１．第２層の読出データが１０１１．第３層の読出デー
タが１１１０であった場合第１図読出データ変換メモ１
Ｊ１０は、全層選択のＡ１１ＪＤのアドレスＡ０１１０
１１０１１１１１０”’が選択される。このアドレスに
は八〇〜Ａ３．Ａ４〜Ａ７．Ａ８〜Ａ１１のＡｆ（Ｄ結
果１０００が記憶されておりこのデータが読出される。

第１図３．６．８の書込データ変換メモリ読出データ変
ｐ　メモリ１ｏをＲＡ　ＭｉＣしＣＰＵ１／Ｉ：より必
要に１芯して書き変えることによりデータ変換メモリの
容量を少なくし、書込、続出モード選択回路を除くこと
もｏＴ能でるる。１込、続出の論４演算があらかじめ１
１重傾向定の場合は第１図３．６゜９の書込データ変・
奥メモリ１０の読出データ変換メモリをゲート回路に変
更できる。

発明の効果以上の通り、本発明を用いることによ層メモリへの論理
演算を行なう場合すでに記憶されているメモリ内容に対
して直接操作をガＵえる必要はなくな９４：込又は続出
の演算モードを指定するのみで通常の曹込又ｒｉ読出と
同一の方法で演算を行なうことができるため高速な処理
が可能−となる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるメモリ？ｆｆＩＩｊ
卸方式の具体的な構成を示すブロック図、ｄＸ２図は本
発明のデータ１込時の各部波形信号図、第３図は本発明
の構成中の書込データ変換メモリの内容を示す図である
。１．４．７−・・・多相メモリ、２，５．８・−・・デ
ータ保持回路、３，６．９・・・書込データ変換メモリ
、１０・・・・・・読出データ変換メモリ、１５デ一タ
バスドライバ回路、１３・・・・・層メモリ選択回路、
１１−・・・・書込読出モード選択回路、１２−・・・
・書込信号制御回路。

Claims

【特許請求の範囲】０）層メモリ選択手段、書込読出モード指定手段。データ保持手段、書込データ変換手段、読出データ変喚
手段、書込信号制御手段を有し、データ書込時は、あら
かじめ前記層メモリ選択手段により書込層を、前記書込
続出モード指定手段により書込のモードを指定し、前記
書込信号制御手段によシＣＰσの書込信号をＣＰＵの書
込サイクルの後半の巾としてメモリに出力し、書込サイ
クルの前半で指定した層メモリのデータを読出し、前記
データ保持手段に前記書込信号制御手段出力信号である
半サイクル巾の信号の前縁で保持し、ＣＰＵからの書込
データおよび前縛己書込モード信号と同時に前記書込デ
ータ変換平置に入力し、書込データ変換手段は、書込モ
ード　定に従いＣＰσ書込データとメモリ読出データの
論理演算を行い各層メモリに出力し、前記書込信号制御
手段の出力信号によシ書込サイクルの後半でメモリに記
憶し、データの読出しは、あらかじめ前記層メモリ選択
手段により読出し層を、前記書込読出モード指足手段に
より読出しのモードを指定し、ＣＰＵの読出しサイクル
により各ノＺメモリのデータを読出し、前記層メモリ選
択信号、前記読出しモード指定信号とを前記読出データ
変換手段に入力され、読出データ変洟手段は続出モード
指定に従い指定層メモリ読出データの論理演算を行い、
ＣＰＵに出力するメモリＩｆｌＪ訂方式。（２）書込データ変換手段は、メモリにより構成され、
ノーメモリ読出データおよびＣＰＵ４込データの人力信
号に対する論理演算結果をあらかじめ記憶しておき、前
記書込モード信号、ノーメモリ読出データ、ＣＰＵ４込
データをメモリのアドレスとして受は記憶内容を出力す
ることを特徴とする特許請求の範囲第１項記載のメモリ
制御方式。（３）続出データ変換手段は、メモリにより構成され、
各層メモリ続出データの論理演算結果をあらかじめ記憶
しておき、前記読出モード信号２層メモリ読出データ９
層メモリ選択信号をメモリのアドレスとして受は記憶内
容を出力することを特徴とする特許請求の範囲第１項記
載のメモリ制御方式。