JPS6358395A - カラ−表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般にグラフインク・カラー表示装置、特に
、ラスク走査型ＣＲＴ　（陰極線管）表示装置にカラー
画像を表示する際に多ビット・カラー・データを制御す
るカラー表示装置に関する。

〔従来の技術及び発明が解決しようとする問題点〕典型
的モノクロＣＲＴ表示装置においては、メモリに蓄積し
たデータ・ピントをＣＲＴスクリーンに配置（マツプ）
しており、１ビツトがスクリーンのピクセル、即ち画素
に対応する。ビットが０　（オフ）は黒を表わし、１　
（オン）は白を表わす。

典型的なカラー表示装置では、華−ビットではなく、多
（複数）ビットを各ピクセルに配置し、多ビットの各組
が選択した（所定の）カラー（色）値を表わす。

かかる装置では、各ピクセルに対して、２つの色状態（
即ち、第１色状態及び第２色状態）を特定する。しかし
、一般的には、かかるツウ・カラー表示装置（選択した
ピクセルを所定の２色の一方に変更できる表示装置）は
効率的な方法で画像を重ねることができない。すなわち
、表示装置が余分な時間のかかる動作を実行することな
く、画像の選択したピクセルの色を変更して、変更する
前の画像上に変更した画像を表示（重畳）できない。

ワン・カラー表示装置（選択したピクセルを所定の１色
に変更できる表示装置）（例えばシャナレルが１９８４
年１１月２１日に出願した米国特許出願第６７３，８１
７号を参照のこと）では、多ビットと関連して単一ビッ
トを用いて色変更を特定する。

なお、単一ビットはピクセル制御ビットとして用い、多
ビットはピクセル色値として用いる。単一ビットの１状
態は、ピクセルの色値を変更させることを示し、一方、
単一ビットのＯ状態は色値を変更させないことを示して
いる。

第１及び第２色状態はあるが、重ね機能のないツウ・カ
ラー表示装置と異なり、このワン・カラー表示装置は、
第２色状態を犠牲にした重ね機能を有するワン・カラー
表示装置ということができる。

したがって本発明の目的は、重ね機能があり、効率的な
２色変更のできるカラー表示装置の提供にある。

〔問題点を解決するための手段及び作用〕本発明は、ピ
クセルに対して多ビットを割当てたカラー表示装置であ
り、多色画像を表示できるばかりでなく、ワン・カラー
表示モード又はツウ・カラー表示モードを特定する際に
、かなりの効率で又はモノクロ（単一ビット）表示装置
の速度で動作する。本発明の表示装置は、非拡張モード
（データ・モード）又は拡張モード（ワン・カラー・ピ
クセル・モード又はツウ・カラー・ピクセル・モード）
で動作できる。普通は、データの１６ビツトを同時に処
理する。データ・モードでは、１６ビツトを４つの４ビ
ツト・ピクセル色値をして扱い、ワン・カラー又はツウ
・カラー・ピクセル・モードでは、各ビットをピクセル
制御ビットとして扱う。

ワン・カラー及びツウ・カラー・モードでの動作期間中
、この表示装置は、プロセッサからの単一ビット・ピク
セル・データの入力に応答して多ビット・ピクセル・デ
ータの蓄積を行なう。これは、データの拡張及びメモリ
への拡張データの書込みにより行なう。また、表示装置
は、メモリから多ビット・データを読取り、多ビット・
データを単一ビット・データに圧縮し、単一ビット・デ
ータをプロセッサに出力する。ツウ・カラー動作期間中
、各単一ビットを、任意の２つの所定色値から選んだ４
ビツト色値に拡張できる。

この表示装置は、（１６ビツト・ピクセル・データ及び
制御データを含む）供給されたデータに応答し、このデ
ータを拡張するデータ拡張装置（制御手段）と、拡張さ
れたデータを蓄積するフレーム・バッファ・メモリ　（
メモリ手段）と、拡張されたデータを圧縮するデータ圧
縮装置とを具えている。拡張装置は、２つの４ビツト・
ピクセル色値を蓄積する２つの書込みレジスタと、書込
みイネーブル手段と、ピクセル制御データ及びこれらレ
ジスタからの色値を順次選択し、これら制御データ及び
色値をメモリに渡して蓄積させる２つのマルチプレクサ
とを具えている。また、このデータ拡張装置は、メモリ
からのデータをマルチプレクサに送り、このマルチプレ
クサをイネーブルして、変化しない総ての色値を選択し
、メモリに再蓄積するラッチ回路も含んでいる。

〔実施例〕

本発明は、従来装置（例えば、上述のシャナし・ルのワ
ン・カラー表示装置）を改良したものである。どのよう
に本発明が動作するかを明瞭かつ容易に理解できるよう
にするため、重ね機能を有するシャナレルのワン・カラ
ー表示装置についてまず説明する。

１圭１荒乏ｊＪｊビと二≦辷乞二及ユ装回第６図は、こ
の従来の表示装置のブロック図である。このブロック図
に示した多ビット・ピクセル・データを蓄積する表示装
置は、６４ピント・ワード（１ワードを６４ビツトで構
成）の１６個の４ビツト・ピクセル（１ピクセルを４ビ
ツトで構成）をメモリ・アレイ　（配列）α０）の各記
憶位置（メモリ・アドレス）に蓄積させる。このメモリ
・アレイａωは、６４ビツト・メモリ・ワードの各ビッ
トに対して１個のデータ入力端、１個の書込みイネーブ
ル（、ＷＥ）入力端、及び１個のデータ出力端を具えて
おり、メモリ制御器（２）により次々とアドレス指定さ
れる。メモリ・アレイα０）に任意のビットを書込むに
は、対応するデータ入力ライン０ωにビットを与え、関
連した書込みイネーブル・ライン０ηにより対応した書
込みイネーブル入力端を付勢し、メモリ・アドレス信号
をアドレス・バス０鴫に与え、メモリ制御器（ロ）によ
りメモリ制御ライン（２φに適当なアドレス信号を与え
、最後に、メモリ制御器□から凹込みストローブ・ライ
ン（２２）を介した書込み信号によりメモリ・アレイ（
１０）をストローブする。

本発明のビット・マツピングによるカラー表示装置では
、プロセッサ（図示せず）が、２つのモード、即ち「ピ
クセル」モード及び「データ」モードの１つにおいて、
メモリ・アレイαωに対してピクセル・データを続出し
たり書込んだりできる。

データ・モードにおいて、１続出しく又は書込み）サイ
クル中、プロセンサは、任意のアドレス指定された記憶
位置から（又は　）選択した４ピクセルを読出しく又は
書込み）できる。ピクセル・モードにおいて、プロセッ
サは、任意の１読出しサイクル中、任意の１メモリ・ア
ドレスのどの１６ピクセルが選択したビット・パターン
と適合するかを判断てるきと共に、任意の１書込みサイ
クル中、選択したメモリ・アドレスに任意の選択したピ
クセルを書込み、選択したビット・パターンに適合させ
る。

ピクセル・モードの書込み機能を実現するには、データ
拡張機能を設ける。これにより、モード制御ライン（３
２）の信号がピクセル・モード状態に切替えた際、マス
ク回路（２７）及び書込みイネーブル・マルチプレクサ
（ＷＥ　ＭＵＸ）　（２６）を介して、１６ビット・デ
ータ・バス（２４）の各ラインをメモリ・アレイαψの
対応書込みイネーブル入力端ＷＥに並列にリンクする。

マスク回路（２７）は、詳細に後述する。

また、モード制御ライン（３２）の信号によってピクセ
ル・モード状態に切替えた際も、データ入力マルチブレ
フサ（ＭＩＸ）　（３０）によって、書込みレジスタ（
２８）の４ビツトの各出力ラインを、１６個の現在アド
レス↑旨定されたピクセルの対応データ入力端子に並列
に接続する。（制御ライン（３２）は、メモリ・アレイ
αωをアドレス指定するのに用いないアドレス・バスα
匂の一部で構成してもよい。）よって、ピクセル・モー
ドの書込みサイクル期間中、書込みレジスタ（２８）の
４データ・ビットを、現在のメモリ・アドレスの総ての
ピクセルに書込む。

ピクセル・データがピクセルの色を表わすと仮定すると
、−度に１色だけ表示を更新する。プロセッサは、書込
みレジスタ（２８）に、選択した色を表わす４ピント・
コードを蓄積し、データ・バス（２４）に１６ビツト・
ワードを出力する。この１６ビツト・ワードの高レベル
のビットの各々は、選択した色に変更するピクセルを表
わし、このデータ・ワードの低レベルビットの各々は、
変更しないピクセルを表わす。次に、適当なメモリ・ア
ドレスをアドレス・バス０８）に出力し、メモリ制御器
０汎こよりメモリ・アレイαωをストローブして、書込
みレジスタ（２８）内の４ビツト・コードを、選択した
アドレスの選択したピクセルに対応するピクセル・デー
タと交換する。よって、単一の書込みサイクルで１６個
までの４ビツト・ピクセルを変更でき、プロセッサは１
データ・ビットのみを用いて各ピクセルの状態を制御す
る。さらに、データ・ラインの低ピントは、書込みスト
ローブ期間中、対応ピクセルを変更させないので、同じ
メモリ・アドレスにて他のピクセルの値を変更させると
き、プロセッサは非変化ピクセル・データを読出し、再
書込みする必要がない。

ピクセル・モードの読出し機能を実現するには、データ
圧縮機構を設けて、メモリ・アレイＱＯ）の６４本のデ
ータ出力ライン（３４）を４ラインずつの１６組にグル
ープ分けして、１組の各ラインが現在のメモリ・アドレ
スのピクセルの４ビツトの１つを伝達するようにする。

４本ずつのデータ・ラインの各組を関連した１６個のマ
スク回路（３６）の各々に接続する。このマスク回路（
３６）は、４ビット・データを関連した１６個の評価回
路（３８）の各々に伝達するように構成されている。マ
スク回路（３６）の目的は、詳細に後述する。

１６個の評価回路（３８）の各々は、供給されたピクセ
ル・データの値が、プロセッサの設定した限界内かを判
断する。（変数Ｈで表わす）上限をＨ限界レジスタ（４
２）に蓄積する一方、下限（Ｌ）をＬ限界レジスタ（４
４）に蓄積する。各評価回路（３８）は、評価結果を表
わす単一ビット出力を発生する。

制御ライン（３２）の信号によりピクセル・モードに切
替えたとき、１６個の評価回路（３８）の１６個の単一
ビット出力は、モード・マルチプレクサ（４６）を介し
て、データ・バッファ（４日）に転送される。

読出しサイクル中に、メモリ制御器圓がイネーブルする
と、バッファ（４８）は評価データをデータ・バス（２
４）に出力する。

第７図に詳細に示した評価回路（３８）は、１対の４ビ
ツト比較器（６２）及び（６４）を具えており、これら
比較器の各々は入力端Ａ及びＢを有し、Ａ入力端の値が
Ｂ入力端の値を越すと、単一ビット出力信号を発生する
。Ｈ限界レジスタ（４２）のデータを比較器（６２）の
Ａ入力端に供給する一方、Ｌ限界レジスタ（４４）のデ
ータをレジスタ（６４）のＢ入力端に供給する。マスク
回路（３６）からのピクセル・データを比較器（６４）
のＡ入力端及び比較器（６２）のＢ入力端に供給する。

アンド・ゲート（６６）により比較器（６２）及び（６
４）の出力の論理積を求め、供給されたピクセル・デー
タの値がレジスタ（４２）及び（４４）に蓄積されたデ
ータ値の間のときにピクセルを表わす圧縮された単一ビ
ットを発生する。

マスク回路（２７）及び（３６）は同じであり、第８図
に詳細なブロック図を示す。マスク回路の各々は、各組
が４個のアンド・ゲート（５４）　、　（５６）　、　
（５８）及び（６０）の１６組から構成されており、こ
れらアンド・ゲートの各組は現在アドレスされている１
６ピクセル・ワードの１ピクセルに対応する。ピクセル
の各ビットに関連した１データ・ビットは、各対応アン
ド・ゲートの一方の入力端に供給する。

マスク・レジスタ（４０）は、制御プロセッサにより予
めロードされた４ビツト・コードを蓄積しており、４つ
の蓄積したデータ・ビットの各々に関連した１本のデー
タ出力ラインを具えている。レジスタ（４０）の各デー
タ出力ラインは、１６個のマスク回路（２７）の各々の
４個のアンド・ゲートの各組の各アンド・ゲート、及び
１６個のマスク回路（３６）の各組の各アンド・ゲート
に並列接続する。

レジスタ（４０）の４ビツトの各々が論理状態「１」な
らば、アンド・ゲート（５４）　、　（５６）　、　（
５８）及び（６０）のデータ出力は対応するピクセル・
データ入力と等しくなる。レジスタ（４０）に蓄積され
たビットの任意の１つが論理状態「０」ならば、対応す
るピクセル・データ入力に関係なく対応アンド・ゲート
の出力は「０」となる。

マスク回路（２７）のマスク・レジスタ（４０）の４ビ
ツト蓄積セルの１つ以上に「０」を選択的にロードし、
残りの蓄積セルに「１」をロードすると、現在アドレス
指定された各ピクセルの内、「０」をロードした蓄積セ
ルに対応するビットが「マスク」されて、メモリ書込み
動作中、対応書込みイネーブル入力端がイネーブルされ
ないので、データ・バス（２４）のデータに関係なく、
マスクされたビットの出力は変化しない。同様に、マス
ク回路（３６）のレジスタ（４０）の４個のセルの１個
以上に論理「０」を選択的にロードすると、現在アドレ
ス指定された各ピクセルの対応ビットは読出し期間中マ
スクされ、マスク回路（３６）が読出しサイクル中にメ
モリ・アレイ０■から受けた関連ピクセル・ビット・デ
ータの状態に関係なく、マスクされたビットを「０」と
して評価回路（３８）に供給する。

例として、ピクセル・データが各ピクセルの色に対応し
、プロセッサはどのピクセルが所定色範囲内の色かを判
断しようとしていると仮定すると、プロセッサは適当な
マスク・データをマスク回路（３６）のレジスタ（４０
）にロードし、適当な制限データをレジスタ（４２）及
び（４４）にロードして、関連したピクセル色が選択範
囲内のとき、各評価回路（３８）は高出力データ・ビッ
トを発生する。よって、メモリ・アクセスのこのピクセ
ル・モードは、プロセッサがピクセルの色を判断するの
にピクセル・データの論理処理を実行する必要がなくな
ると共に、プロセッサが１ピクセルに対してわずか１ビ
ツトを用いて表示を操作できるようにする。

第２の例として、表示がＩＭｉの重なり合った「面（サ
ーフエース）」として構成され、各面で単一ビットが４
つのメモリ「プレーン」の１つに゛マンプされており、
各プレーンからのビットが聡金的にピクセルを構成する
と共に、プロセッサが、特定の面又は１組の面の点を明
るくするビットも含んだピクセルはどれかを判断しよう
としていると仮定すると、関連したピクセルが関心ある
メモリ・プレーンにて高（又は低）ビ・ノドを含んでい
る場合、各評価回路（３８）は高出力データ・ビットを
発生するように、プロセッサは、レジスタ（４０）。

（４２）及び（４４）に蓄積したデータを構成する。こ
のマスク回路は、プロセッサが特定の表示面の状態を判
断するためにピクセル・データの論理処理を実行する必
要をなくすと共に、１ピクセルに１ビツトのみを用いて
各面に関係なくプロセッサがデータを操作できるように
する。

データ・モードにおいては、ピクセル・モードにて用い
たデータ圧縮及び拡張機能を無視して、プロセッサは、
ワード毎にメモリ・アレイ叫にデータを書込んだり、読
出したりする。データ・モード書込みサイクル期間中、
制御ライン（３２）によりデータ入力マルチプレクサ（
３０）をデータ・モード状態に切替えて、データ・バス
（２４）の各ラインをメモリ・アレイＱＯ＋の４つの対
応データ入力ライン０ωに並列接続する。制御ライン（
３２）がデータ・モードに切替えると、１６ピクセルの
現在アドレス指定されたグループ内の４ピクセルの選択
されたサブグループの総ての書込みイネーブル入力を付
勢し、他の１２ピクセルの書込みイネーブル入力を付勢
しないように、書込みイネーブル・マルチプレクサ（２
６）はメモリ・アレイαＯ）の６４個の書込みイネーブ
ル人力を制御する。

制御バス（５０）の適当な２ビツト・コードにより書込
みイネーブルすべきサブグループを選択する。

この２ビツト・コードは、メモリ・アレイαωをアドレ
ス指定するのに用いないアドレス・バス０８）の一部分
でもよい。制御バス（５０）をデコーダ回路（５２）に
接続する。このデコーダ回路（５２）は、制御ライン（
５０）の２本のラインに現われる４つの可能な入力信号
組合せのどれかに応じて４本の出力ラインの１本に出力
信号を発生する。第９図に詳細に示したデコーダ回路（
５２）は、４個で１組のアンド・ゲート（７２）　、　
（７４）　、　（７６）及び（７８）を具えており、制
御バス（５０）の２本のラインを各アンド・ゲートの２
つの入力端に並列接続する。アンド・ゲート（７４）及
び（７６）の一方の入力端は反転型であり、アンド・ゲ
ート（７８）の両入力端も反転型であり、アンド・ゲー
ト（７２）の両入力端は非反転型である。

デコーダ回路（５２）の４つの出力となる各アンド・ゲ
ートの出力は、制御バス（５０）のライン上の特別な組
合せ状態に応じて高状態となる。各アンド・ゲートの出
力は、書込みイネーブル・マルチプレクサ（２６）の１
６個の入力端に並列に供給する。

データ・モード期間中に、４ピクセルの選択したグルー
プに書込むには、マスク回路（２７）のマスク・レジス
タ（４０）に適当なマスク・コードをロードし、１６ビ
ット・データをデータ・バス（２４）に出力し、適当な
データ・モード・ビットを制御ライン（３２）に出力し
て（マルチプレクサ（２６）及び（３０）をデータ・モ
ードに切替え）、アドレス・バス（１８）の正確なアド
レスにより制御ライン（２２）がメモリ・アレイＧωを
書込みストローブする。

データ・モード読出しサイクル期間中、ワード選択マル
チプレクサ（５２）は、６４本のデータ出力ライン（３
４）に現われた４つの１６ビット・データ・ワードの内
の選択した１つの１６ビツト・ワードをデータ出力マル
チブレフサ（４６）に伝送する。

なお、マルチプレクサ（５２）の選択は、マイクロプロ
セッサからのバス（５０）に現われたデータにより制御
する。制御ライン（３２）によりデータ・モードに切替
えられたマルチプレクサ（４６）により、マルチプレク
サ（５２）からの選択されたデータ・ワードをバッファ
（４８）に渡たし、メモリ制′４ＩＨ器聞がイネーブル
したとき、データ・ハス（２４）に選択されたワードを
出力する。

重ね機能のあるツウ・カラー表示装置 第１図は、ツウ・カラー動作を実行する本発明のカラー
表示装置のブロック図である。このカラー表示装置は、
効率的な方法で（即ち、重ねることなく新たな画像を生
成するとき、時間のかかる消去動作の実行を必要とする
従来の多ビツト単一色カラー表示装置の非効率とは異な
り）、重ね合せもできるし、非重ね合せもできる。

第６図に示したブロック図の構成要素に加えて、本発明
の表示装置は、第２書込みレジスタとしての書込みレジ
スタ（１１１）と、データ制御マルチプレクサ（１１３
）と、書込みイネーブル制御マルチプレクサ（１１５）
　と、マスク・マスク・レジスタ（１１９）を存するマ
スク・マスク回路（１１７）　とを第１図に示す如く含
んでいる。この第１図の表示装置により、プロセッサ（
図示せず）は、３つのモード、即ちワン・カラー・ピク
セル・モード、ツウ・カラー・ピクセル・モード及びデ
ータ・モードのいずれか１つにおいて、フレーム・バッ
ファ・メモリ・アレイＱ（Ｉｔにピクセル・データを書
込んだり読出したりできる。ワン・カラー・ピクセル・
モード及びデータ・モードは上述の如く動作する。

ツウ・カラー・ピクセル・モードにおいて、プロセッサ
は、第１書込みレジスタ（２８）に第１の４ビツト値を
、第２書込みレジスタ（１１１）に第２の４ビツト値を
夫々蓄積するが、これら第１及び第２の値は第１及び第
２の選択した色を表わす。次に、この処理は１６ビット
・データ・ワードをデータ・バス（２４）に出力するが
、このデータ・ワードの各高レベルのビットは（メモリ
θω内の）値をレジスタ（２８）の値に変更すべきピク
セルを表わし、データ・ワードの各低レベルのビットは
、値をレジスタ（１１１）の値に変更すべきピクセルを
表わす。

データ制御マルチプレクサ（１１３）は、レジスタ（２
８）及び（１１１）からのピクセル色値並びにデータ・
バス（２４）からのプロセッサ・データを受ける。デー
タ制御マルチプレクサ（１１３）は、データ・バス（２
４）からこのマルチプレクサ（０３）に供給された１又
はＯのデータ値に応答して、レジスタ（２８）又は（１
１１）からの色値をデータ・マルチプレクサ（３０）に
通過させる。ワン・カラー及びツウ・カラー・ピクセル
・モードにおいて、データ値は、ピクセル色値ではなく
ピクセル色制御値として作用する。

書込みイネーブル制御マルチプレクサ（１１５）は、デ
ータ・バス（２４）からのプロセッサ・データ、ライン
（１１６）からの高論理状態人力、及びライン（１１８
）からの色モード制御信号を受ける。データ・モード及
びピクセル・モードを区別するために用いるモード制御
ライン（３２）とは異なり、色モード制御ライン（１１
８）を用いて、ワン・カラー・ピクセル・モードとツウ
・カラー・ピクセル・モードとを区別する。表示装置が
ピクセル・モードのとき、ライン（１１８）の高信号レ
ベル（例えば、１はワン・カラー・モードを表わす）に
応答して、マルチプレクサ（１１５）はバス（２４）か
らのデータ値をマルチプレクサ（２６）に渡たす。しか
し、表示装置がピクセル・モードで、ライン（１１８）
の信号がツウ・カラー・モードを示す低（０）のとき、
マルチプレクサ（１１５）はマルチプレクサ（２６）へ
の総ての出力ラインを高信号レベル（総て１）とする。

第１図及びこの第１図の一部の詳細なブロック図である
第２図に示す如く、マルチプレクサ（２６）の出力をマ
スク・マスク回路（１１７）に供給し、この回路（１１
７）の出力をマスク回路（２７）に供給する。

マスク・レジスタ（４０）　（第８図）を有するマスク
回路（２７）と同様に、マスク・マスク回路（１１７）
はマスク・マスク・レジスタ（１１９）を含んでいる。

第２図に示す如く、レジスタ（４０）のマスクの１ビツ
トを用いて、１ビツト（同一ビット）を制御し、総ての
ピクセルに対して書込みイネーブルを発生する一方、レ
ジスタ（１１９）のマスクの１ビツトを用いて、総ての
ビットを制御し、１ピクセルに対する書込みイネーブル
を発生する。なお、ブロック（２６）　、　（２７）　
、　（２８）　、　（３０）　、　（５２）　、　（１
１１）　、　（１１３）　、　（１１５）及び（１１７
）は制御手段を構成する。

第３図は、本発明の他の実施例のブロック図である。メ
モリ・アレイαωに蓄積されたデータの変更及び非変更
（重ね）は、第６及び第１図に示した如きメモリ・アレ
イ０ωへの書込みイネーブル信号を制御することによっ
ては行なわず、メモリ・アレイαωに蓄積されたデータ
に対する読出し変調書込み（ＲＭＷ）動作により行なう
。このＲＭＷ動作は、フレーム・バッファ・メモリ・ア
レイ０■に対する総ての書込み動作（即ち、３つのモー
ドであるワン・カラー・ピクセル・モード、ツウ・カラ
ー・ピクセル・モード及びデータ・モードの内の任意の
モードにおける書込み動作）を次のように実行すること
により行なう。すなわち、先ず、メモリ・アレイαのか
らのピクセルの選択したグループの色値を読出し、ピク
セル・データ・ラッチ回路（２３０）に値を蓄積（ラッ
チ）し、ワン・カラー・ピクセル・モードにおいて、マ
スク・レジスタの値、マスク・マスク・レジスタの値又
はピクセル制御値（データ・バス値）が非変更状態を示
したならば、データ・マルチプレクサ（２１０）により
ラッチした色値をメモリ・アレイａのに書込む。

データ・マルチプレクサ（２１０）は４−１　（即ち、
４人力１出力）マルチプレクサであり、その６４個の出
力端子をメモリ・アレイ（Ｉｍの６４個のデータ入力端
子に結合している。入力データの４つのグループをマル
チプレクサ（２１０）に供給する。これらデータ・グル
ープは、ラッチ回路（２３０）からのピクセル色値、レ
ジスタ（２８）及び（１１１）からの色値、及びデータ
・バス（２４）からのピクセル・デーである。データ・
マルチプレクサ制御回路（２２０）からの制御情報に応
答して、データ・マルチプレクサ（２１０）は入力デー
タの４グループからの１グループを選択し、選択したデ
ータをメモリ・アレイαωに転送する。回路（２２０）
の出力は、２Ｍｉの６４本の制御う・「ンを介してマル
チプレクサ（２１０）に供給する。各組の制御ラインを
用いて、マルチプレクサ（２１０）からメモリ・アレイ
顛への６４ビツトの１つ（即ち、１６ピクセルの１つの
１ビツト）の出力を制御する。各組の２本のラインは、
４つの入力データ・グループの１つの選択をイネーブル
する情報の４ビツトを与える。

第４図は、第３図のデータ・マルチプレクサ制御回路（
２２０）の詳細なブロック図であり、マスク・マスク・
レジスタ（２４０）　、マスク・レジスタ（２５０）及
び６４個の組合せ回路（２６０）を含んでいる。これら
組合せ回路の出力をマルチプレクサ（２１０）に供給す
る。回路（２６０）への入力は、データ・バス（２４）
の信号、レジスタ（２４０）及び（２５０）からのマス
ク情報、ピクセル又はデータ・モードを指示するピクセ
ル・モード制御信号、ワン・カラー又はツウ・カラー・
ピクセル・モードを指示する色モード制御信号、選択さ
れたデータ・モード出力を表わすデコーダ回路（５２）
からのデータである。各回路（２６０）は、入力として
、バス（２４）からの１ピント、マスク・レジスタ（２
５０）からの１ビツト、マスク・マスク・レジスタ（２
４０）からの１ビツト、デコードされたアドレス・バス
からの１ビツト、ピクセル・モード制御信号、及び色モ
ード制御信号を受ける。回路（２６０）は、その６４本
の出力ライン上に、データ・マルチプレクサ（２１０）
をイネーブルする特定の信号レベルを発生して、選択し
たデータをフレーム・バフフプ・メモリ・アレイα０）
に転送する。出力制御ライン（制御１．制御２）の各組
は、４つの状態（００，０１゜１０．１１）の１つを表
わす。状態００（制御１＝０．制御２＝０）は、データ
・バス（２４）からの入力をメモリ・アレイ００）に転
送するように、データ・マルチプレクサ（２１０）をイ
ネーブルする。状６０１は、レジスタ（１１１）からの
ピクセル色値がメモリ・アレイａωに転送されるように
イネーブルする。状態１０は、レジスタ（２８）からの
ピクセル色値がメモリ・アレイαωに転送されるように
イネーブルする。状態１１は、メモリ・アレイ００から
ランチ回路（２３０）を介してマルチプレクサ（２１０
）が受けた古いピクセル色値をメモリ・アレイＱＯＩに
戻すようにイネーブルして、古いピクセル色値を変化さ
せない。特に、マスク・レジスタ（２５０）がらのビッ
トがメモリ・アレイａωの対応ビットを変更しないこと
を示すとき、又は、マスク・マスク・レジスタ（２４０
）からのビットが対応ピクセルの色値を変更しないこと
を示すとき、又は、ピクセル・モード制御信号（３２）
及び色モード制御信号（１１８）が表示装置の動作はワ
ン・カラー・モードであり、関連したピクセルを変更し
ないことを表わすためにデータ・バス（２４）の特定ピ
ッ１−は零であることを示すとき、組合せ回路（２６０
）は、古いピクセル色値を示す出力状態１１を生成する
。ピクセル・モード制御ライン（３２）の信号が表示装
置はデータ・モードであることを示すとき、及びマスク
・レジスタ（２５０）からのビットがメモリ・アレイ０
ψ内の対応ビットを変更するようにイネーブルされるこ
とを示すとき、及びマスク・マスク・レジスタ（２４０
）からのビットが対応ビットの色値を変更するようにイ
ネーブルされることを示すとき、組合せ回路（２６０）
は、データ・バス（２４）からの選択されたビットをフ
レーム・バッファ・メモリ・アレイａ０に転送すること
を示す出力状態ＯＯを生成する。ピクセル・モード制御
信号及び色モード制御信号が表示装置の動作はツー・カ
ラー・モードであることを示し、データ・バス（２４）
の対応ビットは零であり、マスク・マスク・レジスタ（
２４０）及びマスク・レジスタ（２５０）からのビ・ノ
ドが変更を行なうことを示すとき、組合せ回路（２６０
）は、レジスタ（１１１）からの値をフレーム・バッフ
ァ・メモリ・アレイαのに転送することを示す状態０１
を生成する。ピクセル・モード制御信号が表示装置はピ
クセル・モードであることを示し、データ・バス（２４
）からの対応ビットはｌであり、マスク・マスク・レジ
スタ（２４０）及びマスク・レジスタ（２５０）からの
ビットが変更を行なうことを示すとき、組合せ回路（２
６０）は、レジスタ（２８）の値をフレーム・バッファ
・メモリ・アレイＯωに転送することを示す状態１０を
生成する。

第３図に示す如く、メモリ制御器いは、フレーム・バッ
ファメモリ・アレイ０ωのアドレス・ライン及び制御ラ
インを制御する。メモリ制御器叫への入力は、アドレス
・バスα印の一部、及びプロセッサ（図示せず）からの
読出し／書込み信号である。読出し／書込み信号は、メ
モリ・アレイＱ（１１のアクセスを読出し動作及び書込
み動作のいずれとして実行するかを示す。メモリ制御器
−がピクセル・ラッチ制御信号を発生する。書込み動作
中にこのランチ制御信号を用いて、メモリ・アレイＱｌ
からピクセル値を読出し、ランチ回路（２３０）にラッ
チするようにイネーブルする。次に、どのピクセルを選
択して変更しないかに応じて、データ・マルチプレクサ
（３０）を介して、ラッチしたピクセル値の選択した部
分をメモリ・アレイ００）に戻す。

ラッチ回路（２３０）は、６４ビツト・ラッチである。

このラッチ回路を用いて、各書込み動作前に、メモリ・
アレイ０ωから選択したデータ・ワード（各４ピントの
１６ピクセル）を蓄積する。ランチ回路（２３０）への
人力は、メモリ制御器Ｃｌ２）からのピクセル・ランチ
制御データ及びメモリ・アレイαψからのピクセル色値
である。なお、ブロック（２８）。

（５２）　、　（１１１）　、　（２１０）　、　（２
２０）及び（２３０）は制御手段を構成する。

第５図は、表示装置の２色変更及び重ね（非変更）動作
の例におけるデータ配列を示す。ライン（１１８）及び
（３２）の適当な色情報により、ツー・カラー・ピクセ
ル・モード動作を特定し、書込みレジスタ（２８）及び
（１１１）に第１及び第２色値（ＣＶＩ及びｃｖ２）を
蓄積したと仮定する。さらに、マスク・マスク・レジス
タ（１１９）及び（２４０）　、データ・バス（２４）
の現在のデータ、並びにメモリ・アレイ０［Ｉ）のワー
ドを第５図に示すように仮定する。

（回路（１１７）又は（２２０）の動作により）マスク
・マスク・レジスタの１５個の「１ビツト」は、データ
・バスからのデータの対応ビットが１かＯかに応じて、
メモリ・ワード内の対応１５ピクセル色値（ＣＶ３）を
変更させる。よって、データ・バスからのデータの８ビ
ツトが１なので、８個の対応ピクセル色値（ＣＶ３）を
色値ＣＶＩに変更させる。また、データ・バスからのデ
ータの７ビツトがＯなので、７個の対応ピクセル色値は
色値ＣＶ２に変更させる。マスク・マスク・レジスタ内
に「０ビツト」を特定したので、メモリ・ワード内の対
応ピクセル色値は変化しない。すなわち、ピクセル色値
（ＣＶ３）が維持される。第１図の表示装置の非書込み
イネーブル動作、又は第３図の読出し変調書込み（ラン
チ）動作のいずれかにより、蓄積維持を実行する。

〔発明の効果〕

上述の如く本発明のカラー表示装置によれば、選択した
ピクセルの色を所定の２つの色の一方に選択的に変更す
ることができると共に、重ね機能も実現できる。

【図面の簡単な説明】

第１図は本発明の好適な一実施例のブロック図、第２図
は第１図の一部分の詳細なブロック図、第３図は本発明
の好適な他の実施例のブロック図、゛第４図は第３図の
一部分の詳細なブロック図、第５図は本発明を説明する
ためのデータ構成図、第６図は本発明を説明するための
ワン・カラー表示装置のブロック図、第７図〜第９図は
第６図の各部分の詳細なブロック図である。 図において、０ωはメモリ・アレイ、（２６）−（２７
）　−（２８＞−（３０）−（５２）−（１１１）−（
１１３）−（１１５）−（１１７）及び（２８）−（５
２）−（１１１）−（２１０）−（２２０）−（２３０
）は制御手段である。

Claims (1)

1. 【特許請求の範囲】 画像の各ピクセルの色を表わす複数ビット・データを蓄
   積するメモリ手段と、 該メモリ手段に蓄積されたビット・データを所定の第１
   ビット・データ又は所定の第２ビット・データに選択的
   に変更するか、上記蓄積されたビット・データをそのま
   ま維持するように制御する制御手段とを具えたカラー表
   示装置。