JPS59500929A - コンピユ−タ−の表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 コンピューターの表示装置 この発明は、コンピー−ターに係シ、特に、コンピューターのカラー表示に関す る。

コンピューターのカラー表示は、既によく知られているが、最も通常の表示は、 複雑な回路と共に、高解像度のカラーグラフを生ずるための大きな容量のメモリ を要求している。−観点からして、この発明の目的は、高解像度のカラーグラフ ィックを提供するために請求された記憶容量を減することにある。

好ましくは、前記グラフィックを提供するためにマトリックス状のドツトでの表 示全考慮することによって、及びカラー表示の目的で多様なドツトのグループ分 けをすることによってこの目的は達成される。この発明は、記憶されることが要 求される情報量を減らすことができ、それ故、要求された記憶量を減少させるこ とができる。この提案の利点は、グラフィックは精細化されるが、一方カラー情 報は、はとんどの表示の場合に通常であるようにさほど精細化されていない。

他の観点からして、この発明の目的は、ＰＡＬテレビジョン受像機に使用されて いる通常のＵ、Ｖ、Ｙ信号を発生するための複雑な回路を必要としない回路を提 供することである。好ましくは、前記回路は、アンコミッティノドロジックアレ イ（ＵＬＡ　）の周辺セルに組み込まれている。

この発明の態様と利点け、図面を参照した以下の記述から明らかとなろう。

図面の簡単な説明 第１図は、高解像度のカラーグラフィックを生ずるための回路の一部を示すブロ ック回路図を示し、第２図は、テレビジョンのＰＡＬシステムにおけるカラー差 信号の一つを発生する回路を示し、第３図は、テレビジョンのＰＡＬシステムに おける他のカラー差信号を発生する回路を示し、第４図は、テレビジョンのＰＡ Ｌシステムにおけるルミナンス信号を発生する回路を示し、及び第５図は、第２ 図、第３図及び第４図に示された回路に使用された信号を生ずるための、第１図 に示された回路の詳細な回路ダイヤグラムを示す。

この発明を述べる前に、もし、グラフィックの一般的な検削が最初に為されるな ら発明の理解の助けになると考えられる。通常、コンピューターで読み出される ＶＤＵは行と列とで配列された■Ｕのスクリーン上で６ページ″の文字で表わさ れる。説明の便宜のために、各行当９３２文字位置を有する２４行の表示面全壱 するものとする。又、各文字位置の寸法は、表示面の一つの行を充分に表示する ために８つのラスター走査ラインが要求されるように決められると仮定する。

このような構成では、テレビジョンスクリーンのアクティブ領域の全てが、表示 のために使われてはいないが、前記表示は５２５ラインテレビジョンシステム若 しくは、６２５テレビジヨンシステムのいずれかにおいても行なわれるという斗 実から、不利益なことは考えられない。前記表示の文字位置は、アルファベット −数字シンボル又はグラフィカルシンがルのいずれかに使用されるが、グラフィ カルシンボルを表示するときには、前記表示は文字位置の数が少ないので、幾分 粗野であることで評価される。

６画素″という言葉ヲ用いて、グラフィック弄示における文字位置を＾１」分割 することは、既に提案されていて、以下の説明で本同じ概念で使用する。この実 施例においても、夫々の行が２５６の画素を含む１９２行よ構成る画累マ）　Ｉ Ｊワックス前記表示領域を概念的に分割することとして処理する。

画素マトリックスを白と黒とで表示するときは、要求される記憶量は、処理し易 い量であるが、カラーで表示しようとするときは、をされる記憶量は、もし各画 素がそれ自体独立したカラーを有するものであるならば要求される記憶量はかな り増加する。

我々は今、一つの構成を生み出したが、それによれば、背景カラーは前記表示が 依然として文字位置を表示していたかのように、″古い”態様で処理されている が、一方、前景カラーは、要求された記憶量を結果としてかなシ減少させた画素 面表示として表示される。換言すれば、各文字位ａは、８バイトのデータを必要 とし、ドツトパターン、即ち文字位置のカラーに対しては１バイトのデータの＋ ｌ属バイトのみである画素ｉｅターンを定める。各付属バイトは、前景を表わす ビットと、背景ヲ表わすビットと、好ましくは、文字位置を光らせるかどうか指 示するビット及び好寸しくは更に、判別な剛望の領域を光らせるために二つの異 なるイルミネーションレベルヲ認めるビットよシ成る。

カラー情報のために要求されるビット数は、バイトの寸法と使用することが望ま れるカラーの数に着目して選ばれる。このケースの場合は、８種の合が用いられ 、それは３ビツトが背原カラーのために用いられ、３ビツトは８ビット付属バイ トヲ与える前景カラーに対して用いられることを意味する。

このように、高解ｆ！！グラフィ、り表示はメモリ装置、好苔しくにダイナミッ クタイプのシフｌ９ムアクセスメモリ全用しワてカラー表示させることができる 。

前記メモリ装置の寸法は、画素の故と付属バイトの数との関数で決まる。１９２ Ｘ２５６画素と、７６８文字位厘とを有するこのシステムては、１９２Ｘ２５６ 画素パターンに対する■６にバイトのデータと７６８文字位厘に対する伺麓バイ トとしての略３／４にバイトのデータとの和のｒ−夕を記憶できねばならない。

上述したように、各文字位置は、８行たけ水平方向に８つの画素、即ち垂直方向 にはＴＶラスター走査ラインよシ成る。前記ラスター走査１７画像を生じるため に、前記メモリ装置は、ＴＶフィールド毎に繰り返すサイクルで連続してアクセ スされねばならない。

発生された８つの画素毎に、コンピュータは、メモリからの２ノミイトのデータ 、画素パターンバイト及び伺凧パイトヲ必要とする。これら２つのバイトハ、夫 々中間レジスターに入力され、次−で他のレジスターに送られる。前記付加バイ トの６つの最小ビットは前景カラーと’ＩＩ　？カラーを表わす。データセレク ターは、各画素毎に前景又は背景カラーを選択するために各レジスターからシフ トされ、各画素毎にＢビット（Ｒ・Ｇ−Ｂ）信号を発生するためのカラー発生回 路に送られた前記画素パターンバイトによって制御される。

前記メモリと前記レジスターの動作全第１図全針がして詳細に述べる。

８ビツトデータワード（バイト）はメモリ（図示されていない）から８つの入力 ピンＤφ−Ｄ７に導かれる。前記８ビツトワードは部列に中間画素パターンラッ テ１０と付属ラッチ１１との入力端に並列に導かれる。前記ラッチ１０又はラッ テ１１は前記ラッチに負荷されるべきデータが、画素パターンデータが若しくは カラー（付属）データであるかどうかに依存してフｏ　セッサによってケ゛−ト 制御される。各ラスター走査ラインに対して、前記メモリハ、そのライン毎の２ ５６画素に対する３２画画素パターンバイト回復するために連続してアドレス指 定動作が行なわれる。前記メモリの他の部分は、関連する８つの画素毎に付属す るバイトを回復するためにアドレス指定動作が行なわれる。

前記ラッチ１０におけるデータは次いで他のラッチＪ　、’ｉに送出される。前 記ラッチ１５に保持されたデータのビットｌｄａＭ列にシフトされる。各ビット は１画素を表わし、各ビットの論理レベルは、それが前景画素か、背景画素かを 決める。シフトされる各ビットは、詳細に後述する論理回路１７を介して３−チ ャンネル２ラインー１ラインセレクター１６をグ〜ト制御するために使用される 。その結果は３−ピッ）Ｒ，Ｇ又はＢ信号である。前記ラッチ１１に保持された 付属データは、同様に他のラッチ２０に伝送される。８ビツトデークのうちの６ ビツトが前景カラー及び背景カラーを表わすということ全再度思い起こぜば、こ れらの６ビツトは前記データセレクター１６に導かれる。残シの２ビツトは、１ つは画素の表示のだめの明るさのレベルを示すだめのものであシ、これは出力ラ ベルＨＬで示され、他の１つは画素のフラッシングが要求されているかどうかを 表わすものであシ、これは、出力ラベルＦ　Ｔ、で示される。このケースの場合 、フラッシングは、該当する画素をクロック信号Ｔで決められた割合で前景カラ ーと背景カラーを交互に表示させることによって行なわれる。このように前記論 理回路１７は前記出力信号ＦＬｉ反転し、入力クロック信号Ｔが供給されるＯＲ ダートの一方の入力として反転信号を送るインバータ１７．を含む。前記ゲート ｌ　７ｂの出力１ｄＥＸ−ＯＲダート１７ｃに対する一方の入力として送られ、 このＥＸ・−ＯＲグー）７７（！の他方の入力は、前景画素を指示するデータビ ットである。動作中に、もし、前景画素を表わすデータビットが前記ラッチ１． ５から前記ＥＸ−ＯＲゲート１７ｃの一方の入力端にシフトされると、前記デー タセレクター１６は３ビツトの前景カラーを表わす付属データをセレクターの青 、赤及び線出力にするように条件付けられる。もしフラッシングが要求されると 、信号は周期的に前記ＥＸ−ＯＲケ゛　ｂ１７ｃの他の入力に供給され、その出 力を交互に出力させ、前記データセレクターからの出力をｌｌｆｒ番に前景カラ ーと背景カラーとに交換せしめる。

更に他のラッチ２２とデータセレクター２３が設けられることに注意が払われる 。それらは、テレビジョンスクリーン上の画素表示領域の周囲の絵＠域のカラー が前記画素領域の背景のそれと異なるカラーを示すように、制限されて使用され る。このプロセスは、前記データセレクター２３に関連する伺属バイトが前記ラ ッチ１１に導かれるのに対し、前記ラッチ１０に連続的に導かれている３２画素 パターンバイトを持ったラスクーラインに沿って繰シ返される。次のラインに対 しては、３２画素パターンバイトの新らたなセントはメモリから前記ラッチ１０ に連続して送られるが、前記ｉ５１連する付属バイトは前のラインと同じである 。

このプロセスは、８ラインが表示される丑でライン毎に繰シ返される。その後は 、伺汲バイトの新らたなセットハ、次の８ラインに対して使用される。前記デー タセレクター１６の出力は、要求されたカラーを示しているが、通常のテレビジ ョン受像機のカラー回路によって利用される形ではなく、前記データセレタク− １６カ）らの前記Ｒ，Ｇ、Ｂ出力の他のプロセシングが要求される。この発明の 他の面は、極〈一般的なＹ。

Ｕ　、　Ｖ信号に前記Ｒ，Ｇ、Ｂ＠号を取り入れて使用した回路にある。

ここで、カラーテレビ−７ヨン受像機に対するＵ信号を発生する回路を示す第２ 図に注意が向けられる。

前記データセレクター１６からのディジタルＲ，Ｇ。

Ｂ係号は、第２図に示されるアナログコンバータ回路にディジタル的に修正位相 ディジタル信号を供給するために同期、クランク及びバースト信号と結合される 。

前記Ｒ，Ｇ、Ｂ信号ｉ’ｉ　％ｖ′、緑〃、及び赤〃であシ、そして、ベースバ イアスの変化量が出力トランジスタ３４に供給されるようにするため夫々のトラ ンジスタスイッチ３１　、３２　、　Ｊ　３をダート制御するということが知ら れる。前記バースト信号はｌ・ランジスタ３４のベースバイアス量を変λるトラ ンジスタ３６のダート制御するために使用される。これば、制御トランジスタ３ ５のエミッターとグランドとの間に接続されている全ての肯Ｉ、緑〃、赤〃及び バースト信号によって達成され、前記青〃、緑〃、赤〃及びバーストによってＷ ｉＩｔ御されたスイッチの１つ又はそれ以上が動作したかどうかの機能として切 換えられるときに前記制御トランジスタを介して電流を制御する。産３図は、■ 信号に対するということを別にすれば、第２図と同様の回路を示す。第２図と同 一部分は、参照番号を１０たけ増加した番号を使用し、他の記述はこの場合に、 前記Ｔ（、Ｇ　、　Ｂ信号は同期、ブランク、及びバースト信号と結合され、夫 々トランジスタ４３，４２，４１゜４６及び４８に対する赤本、緑傘、青傘、及 びバースト入力信号を形成するということを除いて省略される。

第４図は、前記データセレクター１６の出力端力）ら取シ出された赤′、緑′、 青′及び同期信号に加えて、前記付属バイトにおけるハイライトデータビットか ら取り出路に対するルミナンスディジタルを示す。第２図及び第３図に示す回路 に含まれるように、赤′、緑′及び青′伯号に、制御トランジスタ５５のエミッ ター回路に夫夫含才れるトランジスタ５３，５２．５１をダート制御するために 使用される。前記正１信号は、前記制御トランジスタ、５５に対するベース電流 に影響を及はすトランジスタ、５６をケ゛−ト制御するために使用される。

前記同期イ舊郵は、前記出力トランジスタ５４０ベースバイアスを直接制御する ために使用される他のトランジスタ５７のダート入力とされる。第２図、第３図 及び第４図に示される回路の詳細は、抵抗値か図に示されていて、これからその 動作はこの分野の通常の知諦を有する者に明らかであると考えられるので、省略 する。

第２図、第３図及び第４図に示される回路は、斥純化するように設計され、又、 前記カラーと画素マトリックス表示回路の残′り全形成するために使用される周 辺回路として組み込ｉ　２’ｌ−る。完全性を帰すために、第５Ａ図、亮５Ｂ図 、第５Ｃ図及び第５Ｄ図よ構成る第５図は、第２図、第３図及び第４図に用いら れた修正位相Ｒ，Ｇ、Ｂ壱号を発生ずるだめの回路と同極に第１図に示されたブ ロックの詳細な構成を示すブロック回路図である。便宜上、第５図で点線でブロ ックが示され、第１図と同じ参照番号が示される。第２図、第３図及び第４図で 示される回路は、第５Ｄ図で、ブロック６０に含捷れる〇 浄化（内容（こ変更なし） Ｕ介号 ／’ｌ／に、　２ ■信３ Ｆｔｃ、　Ｊ。

Ｆｔｃ、、４ ＼ １ ぢ 〜 暴 手続補正書 昭和５９年取３月７日 づ１ｊ許庁長官　若　杉　和　夫　殿 １　事件の表示 ＩＩ　Ｃ’ｒ／（＋Ｒ８３１０Ｏ］　１９２　発明の名称 コンピューターの表示装置 ３　補正をする渚 事件との関係　特許８作・日入 名称　シンクレヤー・リサーチ・リミテッド５　補正命令の日付 昭和５９年１月３１日 ６　補正の幻３（ 国　を際　調　査　豊　若

Claims (1)

1. 【特許請求の範囲】 １、夫々が複数のバイナリ−ディジットで構成され、表示されるべきパターンを 表わす多数のディジタルワードを記憶することのできる容量の第１の部分と、夫 々が他の複数のバイナリ−ディジットで構成され、表示されるべき・母ターンの カラーを表わし、複数の前記第１に述べたディジタルワードと関連する多数の他 のディジタルワードを記憶する前記第１の部分の容量よりも少ない容量の第２の 部分とを有する記憶手段と；前記第１に述べたディジタルワードの１つとそれト 関連する他のディジタルワードとを受けるラッチ手段と；及び前記第１に述べた ディジタルワードと、ビデオ・ラスク走査線の一部に対してディジタルカラー信 号を生ずる他のディジタルワードに応答するディジタルカラー信号発生手段とよ り成るコンビニ−ターからカラー表示を生ずる装置。 ２、前記ラッチ手段は、第１に述べたディジクルワードを受けるための第１のラ ッチング構成を含み、直列に前記バイナリ−ディジットを出力する請求の範囲第 １項記載の装置。 ３、前記他のディジタルワードの夫々は、前景カラーと背景カラーとの画情報を 表わすデータを含み★前記カシー信号発生手段は、前記第１のラッチング構成か ら出力されるバイナリ−ディジットの夫々の論理レベルに応答する２チャンネル −１データセレクターを含み、それによって、前景情報又は背景情報を表わすカ ラー情報が発生される請求の範囲第２項記載の装置。 ４、前記ディジタルカラー信号発生手段から出力されるディジタル信号からアナ ログカラー信号を生ずるディジタル−アナログ変換回路を有する請求の範囲第１ 項、第２項又は第３項記載の装置。 ５、変換回路は、３つのディジタル−アナログ変換回路より成り、１つはＵ信号 を表わすアナログ信号を発生し、１つはＶ信号を表わすアナログ信号を発生し、 及び１つはＹ信号を表わすアナログ信号を発生する請求の範囲第４項記載の装置 。 ６．７′イジタル一アナログ変換回路の夫々は、前記ディジタルカラー信号発生 手段から出力された信号に応答して、そのエミッター回路が他のスイッチ装置に 接続される制御トランジスタによって、ソノペースバイアスが制御されるような 出力トランジスタより成る請求の範囲第５項記載の装置。 ７、そのコレクターが出力トランジスタのペースに接続される制御トランジスタ のエミッター回路に互いに並列に接続され、複数のディジタル信号のうちの異な る１つに夫々応答する複数のスイッチ装置よ構成るカラービデオ入水に対してカ ラー情報を表わすアナログ信号を発生するディジタル−アナログ変換回路。 ８　前記アナログ信号は、第１のカラー差信号を表わし、前記複数のスイッチ装 置に並列に接続され他のディジタル信号に応答する他のスイッチ装置よ′り成る 請求の範囲第７項記載のディジタル−アナログ変換回路。 ９　前記複数で、他のスイッチ装置に並列に接続され、前記他のスイッチ装置に 供給された信号の反転した信号に応答する更に他のスイッチ装置を含む、請求の 範囲第８項記載のディジタル−アナログ変換器。 １０　前記アナログ信号は色信号を衣わし、同期スイッチ装置は、出力トランラ スタのベークと匍制御トランジスタのコレクタに接続され、同期ディジタル信号 に応答する請求の範囲第７項記載のディジタル−アナログ変換器。