JPH0756550A - 画像表示装置 - Google Patents
画像表示装置Info
- Publication number
- JPH0756550A JPH0756550A JP5205009A JP20500993A JPH0756550A JP H0756550 A JPH0756550 A JP H0756550A JP 5205009 A JP5205009 A JP 5205009A JP 20500993 A JP20500993 A JP 20500993A JP H0756550 A JPH0756550 A JP H0756550A
- Authority
- JP
- Japan
- Prior art keywords
- shift registers
- pixel
- output
- color information
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 １画素当りの色表示のための画像表示装置に
おいて、シフトレジスタのハード的な構成（段数）を変
えることなく、１画素中の色表示を多様化させたり、あ
るいは色表示数を少なくしたりする。 【構成】 メモリ２１からの色情報信号２２に応じて、
論理０あるいは論理１の情報を出力する複数のシフトレ
ジスタ２４〜３１を有し、この複数のシフトレジスタ２
４〜３１に対して、コントロール信号２３の制御により
所望数のシフトレジスタを選択して、画素１９上への出
力情報３６〜４３とするセレクタ３２〜３５を設けた。
おいて、シフトレジスタのハード的な構成（段数）を変
えることなく、１画素中の色表示を多様化させたり、あ
るいは色表示数を少なくしたりする。 【構成】 メモリ２１からの色情報信号２２に応じて、
論理０あるいは論理１の情報を出力する複数のシフトレ
ジスタ２４〜３１を有し、この複数のシフトレジスタ２
４〜３１に対して、コントロール信号２３の制御により
所望数のシフトレジスタを選択して、画素１９上への出
力情報３６〜４３とするセレクタ３２〜３５を設けた。
Description
【０００１】
【産業上の利用分野】本発明は、画像表示、特に１画素
当りの色表示のための画像表示装置に関するものであ
る。
当りの色表示のための画像表示装置に関するものであ
る。
【０００２】
【従来の技術】従来より、画面上の１画素に色表示をす
るための画像表示装置は、複数のシフトレジスタを備え
ている。
るための画像表示装置は、複数のシフトレジスタを備え
ている。
【０００３】以下、従来の画像表示装置について図面を
参照しながら説明する。図４は従来の画像表示装置の構
成を示す。同図において、１は２lビットメモリであり
表示すべき色情報を記憶している。３は画像表示装置を
構成する複数のシフトレジスタであり、その数は固定さ
れている。５は画面上の１画素を示す。
参照しながら説明する。図４は従来の画像表示装置の構
成を示す。同図において、１は２lビットメモリであり
表示すべき色情報を記憶している。３は画像表示装置を
構成する複数のシフトレジスタであり、その数は固定さ
れている。５は画面上の１画素を示す。
【０００４】以上のように構成された画像表示装置につ
いて、その動作を説明する。まず、２lビットメモリ１
から２mビット（ｌ＞ｍ）の色情報の信号２が出力され
る。次に、この２mビットの色情報の信号２が、２0〜２
mのいずれかの数に固定されたシフトレジスタ３にパラ
レルに入力される。このシフトレジスタ３は、出力端子
４より論理０と論理１の情報の組合せを、２0〜２mの固
定のビット数でシリアルに出力する。そして、この論理
０と論理１の組合せ情報に対応した色を、「カラーパレ
ット」と呼ばれるテーブルから選び出して、１画素５に
表示する。
いて、その動作を説明する。まず、２lビットメモリ１
から２mビット（ｌ＞ｍ）の色情報の信号２が出力され
る。次に、この２mビットの色情報の信号２が、２0〜２
mのいずれかの数に固定されたシフトレジスタ３にパラ
レルに入力される。このシフトレジスタ３は、出力端子
４より論理０と論理１の情報の組合せを、２0〜２mの固
定のビット数でシリアルに出力する。そして、この論理
０と論理１の組合せ情報に対応した色を、「カラーパレ
ット」と呼ばれるテーブルから選び出して、１画素５に
表示する。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
画像表示装置では、シフトレジスタの数が固定であり、
１画素に表示できる色をさらに多様化したい場合には、
ハード的に装置の構成を変える必要があった。すなわ
ち、たとえば１画素に１６種類の色を表示できる画像表
示装置において、さらに表示できる色の種類を増やした
い場合には、シフトレジスタの数を増やして多様化させ
る必要があった。
画像表示装置では、シフトレジスタの数が固定であり、
１画素に表示できる色をさらに多様化したい場合には、
ハード的に装置の構成を変える必要があった。すなわ
ち、たとえば１画素に１６種類の色を表示できる画像表
示装置において、さらに表示できる色の種類を増やした
い場合には、シフトレジスタの数を増やして多様化させ
る必要があった。
【０００６】また、逆に１画素中に表示し得る色数を減
らしたい場合もある。すなわち、色情報を記憶するため
のメモリの容量は固定であるので、色数を減らせばその
分だけメモリに多くの画面情報を記憶することができ
る。したがって、色の多様化よりも画面情報をより多く
メモリに記憶させたい場合には、シフトレジスタの数を
少なくすればよいのであるが、この場合にもハード的に
装置の構成を変える必要があった。
らしたい場合もある。すなわち、色情報を記憶するため
のメモリの容量は固定であるので、色数を減らせばその
分だけメモリに多くの画面情報を記憶することができ
る。したがって、色の多様化よりも画面情報をより多く
メモリに記憶させたい場合には、シフトレジスタの数を
少なくすればよいのであるが、この場合にもハード的に
装置の構成を変える必要があった。
【０００７】本発明はこのような問題に鑑み、シフトレ
ジスタのハード的な構成（段数）を変えることなく、１
画素中の色表示を多様化させたり、あるいは少なくした
りすることができる画像表示装置を提供することを目的
とする。
ジスタのハード的な構成（段数）を変えることなく、１
画素中の色表示を多様化させたり、あるいは少なくした
りすることができる画像表示装置を提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明の画像表示装置
は、メモリ部からの色情報信号に応じて、論理０あるい
は論理１の情報を出力する複数のシフトレジスタを有
し、この複数のシフトレジスタに対して、コントロール
信号の制御により所望数のシフトレジスタを選択して画
素上への出力情報とするセレクタを設けたものである。
は、メモリ部からの色情報信号に応じて、論理０あるい
は論理１の情報を出力する複数のシフトレジスタを有
し、この複数のシフトレジスタに対して、コントロール
信号の制御により所望数のシフトレジスタを選択して画
素上への出力情報とするセレクタを設けたものである。
【０００９】
【作用】このような構成により、１画素に表示すべき色
数あるいは、色情報を記憶しているメモリのビット数に
応じて、色情報を出力するシフトレジスタ数を変更でき
る。
数あるいは、色情報を記憶しているメモリのビット数に
応じて、色情報を出力するシフトレジスタ数を変更でき
る。
【００１０】
【実施例】本発明の画像表示装置の実施例について図面
を参照しながら説明する。
を参照しながら説明する。
【００１１】図１は、本発明の一実施例における画像表
示装置の構成を示す。同図において、６は２lビットメ
モリで、表示すべき色情報を記憶している。８，９，…
…，１０，１１は複数のシフトレジスタで、論理０ある
いは論理１のいずれかの値を出力する。１２、・・・１
３、１４はシフトレジスタ８、９、・・・１０、１１の
どれを出力として用いて、どれを出力としないかを選択
するセレクタである。また２０はセレクタ１２、・・・
１３、１４を制御するコントロール信号、１９は画面上
の１画素を示す。
示装置の構成を示す。同図において、６は２lビットメ
モリで、表示すべき色情報を記憶している。８，９，…
…，１０，１１は複数のシフトレジスタで、論理０ある
いは論理１のいずれかの値を出力する。１２、・・・１
３、１４はシフトレジスタ８、９、・・・１０、１１の
どれを出力として用いて、どれを出力としないかを選択
するセレクタである。また２０はセレクタ１２、・・・
１３、１４を制御するコントロール信号、１９は画面上
の１画素を示す。
【００１２】以上のように構成された画像表示装置につ
いて、その動作を説明する。まず、２lビットメモリ６
から２mビットの色情報の信号７が論理０または論理１
の形で出力される。次にこの２mビットの色情報の信号
７が複数個のシフトレジスタ８，９，……，１０，１１
にパラレルに入力される。これらのシフトレジスタ８，
９，……，１０，１１は必要に応じてセレクタ１２，…
…，１３，１４によって選択されて、論理０と論理１の
情報の組合せを２0〜２mの所望のビット数でその出力端
子よりシリアルに出力する。そして、この論理０と論理
１の組合せ情報に対応した色を、「カラーパレット」と
呼ばれるテーブル（図示せず）から選び出して、１画素
１９に表示する。すなわち、コントロール信号２０によ
りセレクタ１２，……，１３，１４が働き、出力駆動す
るシフトレジスタの個数を制御する。出力駆動するシフ
トレジスタの数が多ければ、１画素中に表示し得る色の
種類が増え、また出力駆動するシフトレジスタの数が少
なければ、１画素中に表示し得る色の種類が減る。
いて、その動作を説明する。まず、２lビットメモリ６
から２mビットの色情報の信号７が論理０または論理１
の形で出力される。次にこの２mビットの色情報の信号
７が複数個のシフトレジスタ８，９，……，１０，１１
にパラレルに入力される。これらのシフトレジスタ８，
９，……，１０，１１は必要に応じてセレクタ１２，…
…，１３，１４によって選択されて、論理０と論理１の
情報の組合せを２0〜２mの所望のビット数でその出力端
子よりシリアルに出力する。そして、この論理０と論理
１の組合せ情報に対応した色を、「カラーパレット」と
呼ばれるテーブル（図示せず）から選び出して、１画素
１９に表示する。すなわち、コントロール信号２０によ
りセレクタ１２，……，１３，１４が働き、出力駆動す
るシフトレジスタの個数を制御する。出力駆動するシフ
トレジスタの数が多ければ、１画素中に表示し得る色の
種類が増え、また出力駆動するシフトレジスタの数が少
なければ、１画素中に表示し得る色の種類が減る。
【００１３】さらに具体的な実施例について、図２およ
び図３を用いて説明する。図２は本発明の画像表示装置
の具体的な構成を示す。図２において、２１は２５６ｋ
ビットまたは１Ｍビットのメモリ、２３はセレクタを制
御するコントロール信号、２４〜２７は前段のシフトレ
ジスタ、２８〜３１は後段のシフトレジスタ、３２〜３
５はセレクタをそれぞれ示す。
び図３を用いて説明する。図２は本発明の画像表示装置
の具体的な構成を示す。図２において、２１は２５６ｋ
ビットまたは１Ｍビットのメモリ、２３はセレクタを制
御するコントロール信号、２４〜２７は前段のシフトレ
ジスタ、２８〜３１は後段のシフトレジスタ、３２〜３
５はセレクタをそれぞれ示す。
【００１４】また、図３はセレクタ３２の具体的な回路
構成を示す。他のセレクタ３３〜３５についても図３に
示すものと同じ構成である。セレクタ３２は２つのＡＮ
Ｄ回路５１，５２で構成される。前段のシフトレジスタ
２４〜２７から出力されるビットデータＤ（論理０ある
いは論理１）はこれらのＡＮＤ回路５１，５２の両方に
入力される。セレクタ３２を制御するコントロール信号
２３についても、それらはＡＮＤ回路５１，５２の両方
に入力されるが、ＡＮＤ回路５２へは反転して入力され
る構成になっている。したがって、コントロール信号２
３が論理１のとき（すなわちハイレベルのとき）には、
ＡＮＤ回路５１のみが動作し、論理０のとき（すなわち
ロウレベルのとき）には、ＡＮＤ回路５２のみが動作す
る。ＡＮＤ回路５１のみが動作する場合には、前段のシ
フトレジスタ２４〜２７のデータが後段のシフトレジス
タ２８〜３１にそのまま入力されるので、後段のシフト
レジスタ２８〜３１からの出力だけが最終出力になり、
４ビットの色情報が１画素１９に与えられる。一方、Ａ
ＮＤ回路５２のみが動作する場合には、前段のシフトレ
ジスタ２４〜２７のデータと後段のシフトレジスタ２８
〜３１の両方の出力が最終出力となり、８ビットの色情
報が１画素１９に与えられる。
構成を示す。他のセレクタ３３〜３５についても図３に
示すものと同じ構成である。セレクタ３２は２つのＡＮ
Ｄ回路５１，５２で構成される。前段のシフトレジスタ
２４〜２７から出力されるビットデータＤ（論理０ある
いは論理１）はこれらのＡＮＤ回路５１，５２の両方に
入力される。セレクタ３２を制御するコントロール信号
２３についても、それらはＡＮＤ回路５１，５２の両方
に入力されるが、ＡＮＤ回路５２へは反転して入力され
る構成になっている。したがって、コントロール信号２
３が論理１のとき（すなわちハイレベルのとき）には、
ＡＮＤ回路５１のみが動作し、論理０のとき（すなわち
ロウレベルのとき）には、ＡＮＤ回路５２のみが動作す
る。ＡＮＤ回路５１のみが動作する場合には、前段のシ
フトレジスタ２４〜２７のデータが後段のシフトレジス
タ２８〜３１にそのまま入力されるので、後段のシフト
レジスタ２８〜３１からの出力だけが最終出力になり、
４ビットの色情報が１画素１９に与えられる。一方、Ａ
ＮＤ回路５２のみが動作する場合には、前段のシフトレ
ジスタ２４〜２７のデータと後段のシフトレジスタ２８
〜３１の両方の出力が最終出力となり、８ビットの色情
報が１画素１９に与えられる。
【００１５】図２に戻って装置全体の動作を説明する。
まず、メモリ２１から前段および後段のシフトレジスタ
２４〜３１へ３２ビットの色情報がパラレルに入力す
る。次に、各シフトレジスタから１画素へ色情報をシリ
アルに出力するのであるが、コントロール信号２３をロ
ウレベルにした場合には、先にも説明したように８ビッ
トのデータを１画素１９に与えることになる。すなわ
ち、セレクタ３２〜３５の出力が４０〜４３になり、シ
フトレジスタ２８〜３１の出力３６〜３９と併せて８ビ
ットの色情報が１画素に与えられる。また、コントロー
ル信号２３をハイレベルにした場合には、４ビットのデ
ータを１画素１９に与えることになる。すなわち、セレ
クタ３２〜３５の出力が後段のシフトレジスタ２８〜３
１に送られて、出力３６〜３９として順次出力され、４
ビットの色情報が１画素に与えられる。
まず、メモリ２１から前段および後段のシフトレジスタ
２４〜３１へ３２ビットの色情報がパラレルに入力す
る。次に、各シフトレジスタから１画素へ色情報をシリ
アルに出力するのであるが、コントロール信号２３をロ
ウレベルにした場合には、先にも説明したように８ビッ
トのデータを１画素１９に与えることになる。すなわ
ち、セレクタ３２〜３５の出力が４０〜４３になり、シ
フトレジスタ２８〜３１の出力３６〜３９と併せて８ビ
ットの色情報が１画素に与えられる。また、コントロー
ル信号２３をハイレベルにした場合には、４ビットのデ
ータを１画素１９に与えることになる。すなわち、セレ
クタ３２〜３５の出力が後段のシフトレジスタ２８〜３
１に送られて、出力３６〜３９として順次出力され、４
ビットの色情報が１画素に与えられる。
【００１６】以上のように複数のシフトレジスタにセレ
クタを設けることにより、１画素に表示しうる色の多様
化を図ることができる。また本実施例のように４ビット
出力にする場合に、前段シフトレジスタの出力データを
後段のシフトレジスタに入力する構成をとることによ
り、メモリから１度にパラレルに出力できるビット数を
大きくして、その後、前段から後段のシフトレジスタへ
順次シリアルに出力することができるので、４ビットの
出力の場合でもメモリからシフトレジスタへ出力する回
数を減らすことができ、高速化を図ることができる。
クタを設けることにより、１画素に表示しうる色の多様
化を図ることができる。また本実施例のように４ビット
出力にする場合に、前段シフトレジスタの出力データを
後段のシフトレジスタに入力する構成をとることによ
り、メモリから１度にパラレルに出力できるビット数を
大きくして、その後、前段から後段のシフトレジスタへ
順次シリアルに出力することができるので、４ビットの
出力の場合でもメモリからシフトレジスタへ出力する回
数を減らすことができ、高速化を図ることができる。
【００１７】
【発明の効果】本発明によれば、装置のハード的な構成
を変えずに１画素に表示しうる色数を多様化することが
でき、あるいは色数を少なくすることもできるので、色
情報を記憶しているメモリを有効に活用することができ
る。したがって、より汎用性の高い画像表示装置を提供
することができる。
を変えずに１画素に表示しうる色数を多様化することが
でき、あるいは色数を少なくすることもできるので、色
情報を記憶しているメモリを有効に活用することができ
る。したがって、より汎用性の高い画像表示装置を提供
することができる。
【図１】本発明の画像表示装置の構成を示す図
【図２】本発明の画像表示装置の実施例を示す図
【図３】本発明のセレクタの実施例を示す図
【図４】従来の画像表示装置の構成を示す図
６ メモリ ７ ２mビットの色情報の信号 ８〜１１ シフトレジスタ １２〜１４ セレクタ １９ 画面上の１画素 ２０ コントロール信号 ２１ ２５６ｋビットまたは１Ｍビットのメモリ ２３ セレクタを制御するコントロール信号 ２４〜２７ 前段のシフトレジスタ ２８〜３１ 後段のシフトレジスタ ３２〜３５ セレクタ ３６〜３９ 出力 ５１，５２ ＡＮＤ回路
Claims (2)
- 【請求項１】 メモリ部からの色情報信号に応じて、０
あるいは１の情報を出力する複数のシフトレジスタと、
コントロール信号の制御により前記複数のシフトレジス
タのうちの所望数のシフトレジスタを選択して画素上へ
の出力情報とするセレクタとを備えた画像表示装置。 - 【請求項２】 複数のシフトレジスタは前段を構成する
シフトレジスタ群と後段を構成するシフトレジスタ群に
分けられており、またセレクタは前記前段のシフトレジ
スタ群を構成する個々のシフトレジスタごとに設けら
れ、コントロール信号の制御により前記セレクタが前段
のシフトレジスタを選択した場合は、前記前段および後
段のシフトレジスタの全ての出力を画素上への色情報と
し、前記セレクタが前段のシフトレジスタを選択しなか
った場合は、前記前段のシフトレジスタの出力を後段の
シフトレジスタに入力して後段のシフトレジスタの出力
を画素上への色情報とすることを特徴とする請求項１記
載の画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5205009A JPH0756550A (ja) | 1993-08-19 | 1993-08-19 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5205009A JPH0756550A (ja) | 1993-08-19 | 1993-08-19 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0756550A true JPH0756550A (ja) | 1995-03-03 |
Family
ID=16499944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5205009A Pending JPH0756550A (ja) | 1993-08-19 | 1993-08-19 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9249496B2 (en) | 2008-05-15 | 2016-02-02 | Seiko Epson Corporation | Method for manufacturing liquid crystal device |
-
1993
- 1993-08-19 JP JP5205009A patent/JPH0756550A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9249496B2 (en) | 2008-05-15 | 2016-02-02 | Seiko Epson Corporation | Method for manufacturing liquid crystal device |
| US9989808B2 (en) | 2008-05-15 | 2018-06-05 | Seiko Epson Corporation | Method for manufacturing liquid crystal device |
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