JPH04299392A - ラスタ走査形ディスプレイ - Google Patents
ラスタ走査形ディスプレイInfo
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- JPH04299392A JPH04299392A JP3261759A JP26175991A JPH04299392A JP H04299392 A JPH04299392 A JP H04299392A JP 3261759 A JP3261759 A JP 3261759A JP 26175991 A JP26175991 A JP 26175991A JP H04299392 A JPH04299392 A JP H04299392A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000008520 organization Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/122—Tiling
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はラスタ走査形ディスプレ
イに関し、より詳しくは、例えばコンピュータにより創
ることができるグラフィックディスプレイに有効に使用
できるラスタ走査形ディスプレイに関する（しかしなが
ら、これに限定されるものではない）。
イに関し、より詳しくは、例えばコンピュータにより創
ることができるグラフィックディスプレイに有効に使用
できるラスタ走査形ディスプレイに関する（しかしなが
ら、これに限定されるものではない）。
【０００２】
【従来の技術】ラスタ走査形ディスプレイは、テレビジ
ョンの絵の形態で多くの人に親しまれているものであり
、殆どの場合、１つ以上の各電子ビームを小さなスポッ
トに焦合させ、細かな間隔を隔てた平行な水平線の連続
を陰極線管（ＣＲＴ）の蛍光面上で走査し、同時に各ビ
ームの強さを変調して、ビーム（１つ又は複数）が画素
（ピクセル）を通るときに該画素の輝度及び／又は色（
カラー）を変化させることにより創られる。ラスタ走査
形ディスプレイを創るのに、例えば液晶配列のような他
の形式のディスプレイデバイスを用いることもできる。 ビーム（１つ又は複数）を変調してテレビジョンの絵を
創るビデオ情報は、受信（又は記録）した信号から連続
的に創られるけれども、デジタルコンピュータからの出
力でディスプレイを創る場合には、ビーム（１つ又は複
数）を変調して個々の画素の輝度及び／又は色を制御す
るデータは、デジタルデータ記憶装置（通常は、ＶＲＡ
Ｍ（ビデオＲＡＭ））に記憶され、且つディスプレイを
創るのに必要なシーケンスで読み出される。
ョンの絵の形態で多くの人に親しまれているものであり
、殆どの場合、１つ以上の各電子ビームを小さなスポッ
トに焦合させ、細かな間隔を隔てた平行な水平線の連続
を陰極線管（ＣＲＴ）の蛍光面上で走査し、同時に各ビ
ームの強さを変調して、ビーム（１つ又は複数）が画素
（ピクセル）を通るときに該画素の輝度及び／又は色（
カラー）を変化させることにより創られる。ラスタ走査
形ディスプレイを創るのに、例えば液晶配列のような他
の形式のディスプレイデバイスを用いることもできる。 ビーム（１つ又は複数）を変調してテレビジョンの絵を
創るビデオ情報は、受信（又は記録）した信号から連続
的に創られるけれども、デジタルコンピュータからの出
力でディスプレイを創る場合には、ビーム（１つ又は複
数）を変調して個々の画素の輝度及び／又は色を制御す
るデータは、デジタルデータ記憶装置（通常は、ＶＲＡ
Ｍ（ビデオＲＡＭ））に記憶され、且つディスプレイを
創るのに必要なシーケンスで読み出される。
【０００３】デジタルコンピュータからの出力は、例え
ば或る種の図画のようなグラフィックディスプレイの形
態にすることができ、或る種のグラフィックディスプレ
イの場合には、必要なデータ処理量は、コンピュータ出
力からディスプレイを創るのに必要なデータを適正に発
生させる付加プロセッサに要するデータ処理量で充分で
あることが判明している。ディスプレイの複雑性及び精
緻性が高まると、ディスプレイを創るのによりパワフル
なプロセッサが必要になることも判明している。もちろ
ん、ディスプレイは目立つ程の遅延がないように創るこ
とが望まれており、ディスプレイを創るのに要する時間
の大部分は、ディスプレイのためのデータを記憶するの
に用いられるＶＲＡＭのアクセス時間から生じる。ＶＲ
ＡＭについてのアドレス情報は行アドレスと列アドレス
とからなり、この種のメモリの特徴は、同じ行アドレス
をもつ一連の列アドレスには比較的迅速にアクセスでき
るのに対し、異なる行アドレスをもつ異なるアドレスへ
のアクセスには非常に長い時間（一般にはほぼ４倍の時
間）を要することである。
ば或る種の図画のようなグラフィックディスプレイの形
態にすることができ、或る種のグラフィックディスプレ
イの場合には、必要なデータ処理量は、コンピュータ出
力からディスプレイを創るのに必要なデータを適正に発
生させる付加プロセッサに要するデータ処理量で充分で
あることが判明している。ディスプレイの複雑性及び精
緻性が高まると、ディスプレイを創るのによりパワフル
なプロセッサが必要になることも判明している。もちろ
ん、ディスプレイは目立つ程の遅延がないように創るこ
とが望まれており、ディスプレイを創るのに要する時間
の大部分は、ディスプレイのためのデータを記憶するの
に用いられるＶＲＡＭのアクセス時間から生じる。ＶＲ
ＡＭについてのアドレス情報は行アドレスと列アドレス
とからなり、この種のメモリの特徴は、同じ行アドレス
をもつ一連の列アドレスには比較的迅速にアクセスでき
るのに対し、異なる行アドレスをもつ異なるアドレスへ
のアクセスには非常に長い時間（一般にはほぼ４倍の時
間）を要することである。
【０００４】ＶＲＡＭのこの特性は、１つの行アドレス
における全ての列アドレスを読み取り、次いで、次の行
アドレスにおける全ての列アドレスを読み取るという動
作を繰り返すことによりラスタ走査形ディスプレイを形
成するのに普通に使用されており、この方法によれば、
行アドレスの最少の変更で済み、且つディスプレイへの
データの供給に際しメモリは許容最高速度で作動する。
における全ての列アドレスを読み取り、次いで、次の行
アドレスにおける全ての列アドレスを読み取るという動
作を繰り返すことによりラスタ走査形ディスプレイを形
成するのに普通に使用されており、この方法によれば、
行アドレスの最少の変更で済み、且つディスプレイへの
データの供給に際しメモリは許容最高速度で作動する。
【０００５】グラフィックディスプレイを創るとき、Ｖ
ＲＡＭを用いる上記方法は、メモリへのデータの入力を
行うのに、多数回の行アドレスの変更が必要であるとい
う欠点を有している。例えば、メモリの行は、それぞれ
、ディスプレイラスタの線に等しいことを想定されたい
。このような構成では、ディスプレイの水平線からなる
図画は、同じ行アドレスにおける連続列アドレス（これ
は、水平線の画素に相当する）にアクセスすることによ
り迅速に行うことができる。これに対し、他の任意の角
度をなす線からなる図画の場合には、多数の異なる行ア
ドレスの各々において多くても数個の列アドレスにアク
セスすることが必要であり、このため、水平線を描く場
合に比べ非常に長い時間が費やされる。
ＲＡＭを用いる上記方法は、メモリへのデータの入力を
行うのに、多数回の行アドレスの変更が必要であるとい
う欠点を有している。例えば、メモリの行は、それぞれ
、ディスプレイラスタの線に等しいことを想定されたい
。このような構成では、ディスプレイの水平線からなる
図画は、同じ行アドレスにおける連続列アドレス（これ
は、水平線の画素に相当する）にアクセスすることによ
り迅速に行うことができる。これに対し、他の任意の角
度をなす線からなる図画の場合には、多数の異なる行ア
ドレスの各々において多くても数個の列アドレスにアク
セスすることが必要であり、このため、水平線を描く場
合に比べ非常に長い時間が費やされる。
【０００６】グラフィックディスプレイ（より詳しくは
、斜線及び垂直線）を創るのに要する時間を短縮する１
つの方法が提案されており、この方法は、ディスプレイ
スクリーンの領域をいわゆる「タイル」に分割する方法
である。タイルは、数本（例えば４本又は８本）の線か
らなる垂直方向高さと、スクリーン（画面）の幅の整数
分の一（例えば１／８）の水平方向長さとをもつスクリ
ーンの領域である。
、斜線及び垂直線）を創るのに要する時間を短縮する１
つの方法が提案されており、この方法は、ディスプレイ
スクリーンの領域をいわゆる「タイル」に分割する方法
である。タイルは、数本（例えば４本又は８本）の線か
らなる垂直方向高さと、スクリーン（画面）の幅の整数
分の一（例えば１／８）の水平方向長さとをもつスクリ
ーンの領域である。
【０００７】ＶＲＡＭの行はそれぞれディスプレイスク
リーンのタイルに割り当てられ、ＶＲＡＭの列はそれぞ
れタイルの画素の位置に割り当てられる。水平以外の線
を描きたい場合、ＶＲＡＭにデータを入力するのに要す
る行アドレスの変更数は、タイル内の線の本数に等しい
ファクタだけ少なくなる。水平な線についてのデータを
入力するには、その長さに基づき、行アドレスの１回以
上の変更を要するが、水平以外の線を描く場合には、上
記節約により、付加時間を補う必要はない。
リーンのタイルに割り当てられ、ＶＲＡＭの列はそれぞ
れタイルの画素の位置に割り当てられる。水平以外の線
を描きたい場合、ＶＲＡＭにデータを入力するのに要す
る行アドレスの変更数は、タイル内の線の本数に等しい
ファクタだけ少なくなる。水平な線についてのデータを
入力するには、その長さに基づき、行アドレスの１回以
上の変更を要するが、水平以外の線を描く場合には、上
記節約により、付加時間を補う必要はない。
【０００８】もちろん、タイル形ディスプレイを創るべ
く組織されたＶＲＡＭからのデータの読取りは、従来の
構成に比べて行アドレスの付加変更を招くが、今ではＶ
ＲＡＭのアクセス時間は非常に短いため、行アドレスの
これらの付加変更により、通常のディスプレイ速度での
メモリからディスプレイスクリーンへのデータの転送が
妨げられることはない。
く組織されたＶＲＡＭからのデータの読取りは、従来の
構成に比べて行アドレスの付加変更を招くが、今ではＶ
ＲＡＭのアクセス時間は非常に短いため、行アドレスの
これらの付加変更により、通常のディスプレイ速度での
メモリからディスプレイスクリーンへのデータの転送が
妨げられることはない。
【０００９】全走査線における画素の数（いわゆるディ
スプレイの水平ピッチ）が２の整数乗に等しく、同様に
、スクリーンの幅を横切るタイル数も２の整数乗に等し
いものとすれば、タイル内の画素のＸアドレス座標及び
Ｙアドレス座標を、当該画素のデータが記憶されている
ディスプレイデータ蓄積におけるリニアアドレスから得
ることができ、また、単にアドレスの或るビットを相互
変換するだけで、逆も同様に行うことができる。
スプレイの水平ピッチ）が２の整数乗に等しく、同様に
、スクリーンの幅を横切るタイル数も２の整数乗に等し
いものとすれば、タイル内の画素のＸアドレス座標及び
Ｙアドレス座標を、当該画素のデータが記憶されている
ディスプレイデータ蓄積におけるリニアアドレスから得
ることができ、また、単にアドレスの或るビットを相互
変換するだけで、逆も同様に行うことができる。
【００１０】スクリーンの幅を横切るタイルの水平ピッ
チ及び数が２の整数乗になるように選択することが、必
ずしも便利で実用的な訳ではない。例えば、単線当たり
に５１２個の画素を与えても、解像度は非常に低く、単
線当たり８０個の文字を再現するには不十分である。単
線当たり１０２４個の画素は、中程度の高解像度であり
且つ単線当たり８０個の文字を再現できる細かさである
が、或るグラフィックディスプレイの場合にはそれでも
粗過ぎることがある。一方、単線当たり２０４８個の画
素を与えることも現在試みられているが、これは、解像
度について実用上の上限であり且つ実施するには極めて
費用が嵩むものである。
チ及び数が２の整数乗になるように選択することが、必
ずしも便利で実用的な訳ではない。例えば、単線当たり
に５１２個の画素を与えても、解像度は非常に低く、単
線当たり８０個の文字を再現するには不十分である。単
線当たり１０２４個の画素は、中程度の高解像度であり
且つ単線当たり８０個の文字を再現できる細かさである
が、或るグラフィックディスプレイの場合にはそれでも
粗過ぎることがある。一方、単線当たり２０４８個の画
素を与えることも現在試みられているが、これは、解像
度について実用上の上限であり且つ実施するには極めて
費用が嵩むものである。
【００１１】２の整数乗ではない水平ピッチを形成する
という問題に関する１つの可能性ある試みは、２の整数
乗に等しいピッチをもつ仮想スクリーンにすること、及
び仮想スクリーンの幅の一部のみをディスプレイするこ
とである。この試みの欠点は、画素に関し、ディスプレ
イ蓄積を仮想スクリーンと同じサイズにしなければなら
ず、このため、例えば全ディスプレイ蓄積の４０％に達
する大量の高価な記憶容量が無駄になってしまうことで
ある。
という問題に関する１つの可能性ある試みは、２の整数
乗に等しいピッチをもつ仮想スクリーンにすること、及
び仮想スクリーンの幅の一部のみをディスプレイするこ
とである。この試みの欠点は、画素に関し、ディスプレ
イ蓄積を仮想スクリーンと同じサイズにしなければなら
ず、このため、例えば全ディスプレイ蓄積の４０％に達
する大量の高価な記憶容量が無駄になってしまうことで
ある。
【００１２】
【発明が解決しようとする課題】従って本発明の目的は
、優れたディスプレイ装置を提供することにある。
、優れたディスプレイ装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の１つの特徴によ
れば、スクリーンを備えたディスプレイデバイスと、該
ディスプレイデバイスのスクリーン上に走査ラスタを創
出する走査回路と、ビデオＲＡＭ手段とを有しており、
該ビデオＲＡＭ手段が、ディスプレイデバイスにデータ
を供給できるように接続された出力チャンネルと、ビデ
オＲＡＭ手段にデータを記憶させる入力チャンネルとを
備えており、ビデオＲＡＭ手段のアドレス手段と、走査
すべき画素を表す走査回路からの信号に応答して、アド
レス手段に供給するアドレス信号を創出し、走査すべき
画素についてのデータをビデオＲＡＭ手段に供給させる
変換回路とを更に有しており、該変換回路は、ビデオＲ
ＡＭ手段の連続アドレスを、２の整数乗の個数の画素を
含むラスタの走査線のセクションに一致させ、スクリー
ンの同一矩形領域を形成する走査線のセクションが、ス
クリーン幅の整数分の一に等しい幅と、２の整数乗の本
数の連続走査線からなる高さとを備えており、スクリー
ンの同一矩形領域の幅が、２の整数乗以外の数で除した
スクリーンの幅に等しいことを特徴とするディスプレイ
装置が提供される。
れば、スクリーンを備えたディスプレイデバイスと、該
ディスプレイデバイスのスクリーン上に走査ラスタを創
出する走査回路と、ビデオＲＡＭ手段とを有しており、
該ビデオＲＡＭ手段が、ディスプレイデバイスにデータ
を供給できるように接続された出力チャンネルと、ビデ
オＲＡＭ手段にデータを記憶させる入力チャンネルとを
備えており、ビデオＲＡＭ手段のアドレス手段と、走査
すべき画素を表す走査回路からの信号に応答して、アド
レス手段に供給するアドレス信号を創出し、走査すべき
画素についてのデータをビデオＲＡＭ手段に供給させる
変換回路とを更に有しており、該変換回路は、ビデオＲ
ＡＭ手段の連続アドレスを、２の整数乗の個数の画素を
含むラスタの走査線のセクションに一致させ、スクリー
ンの同一矩形領域を形成する走査線のセクションが、ス
クリーン幅の整数分の一に等しい幅と、２の整数乗の本
数の連続走査線からなる高さとを備えており、スクリー
ンの同一矩形領域の幅が、２の整数乗以外の数で除した
スクリーンの幅に等しいことを特徴とするディスプレイ
装置が提供される。
【００１４】本発明の第２の特徴によれば、記憶エレメ
ントの行アドレス及び列アドレスを備えたビデオＲＡＭ
に記憶されたデータからラスタ走査形スクリーン上にデ
ィスプレイを創出する方法において、スクリーンのディ
スプレイ領域が複数の同一矩形領域に分割されており、
各矩形領域が２の整数乗の本数の走査線からなる高さと
、スクリーン幅の整数分の一に等しい幅とを備えており
、ビデオＲＡＭのアドレスは、ビデオＲＡＭの記憶エレ
メントの全ての行の連続アドレスが各矩形領域の全体の
記述に一致するようにスクリーンのラスタ走査信号から
変換することにより得られ、スクリーン幅を横切る２の
累乗個以外の個数の矩形領域が存在することを特徴とす
るディスプレイの創出方法が提供される。
ントの行アドレス及び列アドレスを備えたビデオＲＡＭ
に記憶されたデータからラスタ走査形スクリーン上にデ
ィスプレイを創出する方法において、スクリーンのディ
スプレイ領域が複数の同一矩形領域に分割されており、
各矩形領域が２の整数乗の本数の走査線からなる高さと
、スクリーン幅の整数分の一に等しい幅とを備えており
、ビデオＲＡＭのアドレスは、ビデオＲＡＭの記憶エレ
メントの全ての行の連続アドレスが各矩形領域の全体の
記述に一致するようにスクリーンのラスタ走査信号から
変換することにより得られ、スクリーン幅を横切る２の
累乗個以外の個数の矩形領域が存在することを特徴とす
るディスプレイの創出方法が提供される。
【００１５】好ましくは、ビデオＲＡＭ手段は、行アド
レス及び列アドレスの入力を有しており且つ直前にアク
セスされた記憶エレメントと同じ行アドレスをもつメモ
リの記憶エレメントのアクセス時間が別の行アドレスを
もつ記憶エレメントのアクセス時間よりも非常に短くな
るように構成されており、行アドレスが、それぞれ、矩
形領域又は隣接する矩形領域の群に一致しており、且つ
列アドレスが、それぞれ、１つの矩形領域内又は矩形領
域の群内の画素の位置に一致している。
レス及び列アドレスの入力を有しており且つ直前にアク
セスされた記憶エレメントと同じ行アドレスをもつメモ
リの記憶エレメントのアクセス時間が別の行アドレスを
もつ記憶エレメントのアクセス時間よりも非常に短くな
るように構成されており、行アドレスが、それぞれ、矩
形領域又は隣接する矩形領域の群に一致しており、且つ
列アドレスが、それぞれ、１つの矩形領域内又は矩形領
域の群内の画素の位置に一致している。
【００１６】前記変換は、各画素について、行アドレス
が、走査ラスタの線に沿う特定の画素の位置のより大き
な重み（ｍｏｒｅ ｓｉｇｎｉｆｉｃａｎｃｅ）の数字
により形成された数と、スクリーンを横切る矩形領域の
個数と特定の画素が位置する走査ラスタの線の本数のよ
り大きな重みの数字により形成された数との積との和に
なるように行うことができる。この変換において、画素
の列アドレスは、特定の画素が位置する走査ラスタの線
の本数の小さな重み（ｌｅｓｓ ｓｉｇｎｉｆｉｃａｎ
ｃｅ）の数字と、走査ラスタの線に沿う特定の画素の位
置の小さな重みの数字との連結演算により与えられる。 線の本数及び線に沿う画素の位置を示す数の数字の、よ
り大きい重み及び小さい重みへの分割は、線の本数の高
さ及び矩形領域の画素の幅に一致する場所で行われる。
が、走査ラスタの線に沿う特定の画素の位置のより大き
な重み（ｍｏｒｅ ｓｉｇｎｉｆｉｃａｎｃｅ）の数字
により形成された数と、スクリーンを横切る矩形領域の
個数と特定の画素が位置する走査ラスタの線の本数のよ
り大きな重みの数字により形成された数との積との和に
なるように行うことができる。この変換において、画素
の列アドレスは、特定の画素が位置する走査ラスタの線
の本数の小さな重み（ｌｅｓｓ ｓｉｇｎｉｆｉｃａｎ
ｃｅ）の数字と、走査ラスタの線に沿う特定の画素の位
置の小さな重みの数字との連結演算により与えられる。 線の本数及び線に沿う画素の位置を示す数の数字の、よ
り大きい重み及び小さい重みへの分割は、線の本数の高
さ及び矩形領域の画素の幅に一致する場所で行われる。
【００１７】本明細書においては、スクリーンの矩形領
域をタイルと呼ぶことにする。特定の画素についてのデ
ータを記憶する記憶エレメントの行アドレスは、この画
素を含む１つのタイル又はタイルの群に割り当てられた
数に等しくすることあできる。特定の画素についてのデ
ータを記憶する記憶エレメントの列アドレスは、１つの
タイル又はタイルの群における当該画素の位置に割り当
てられた数にすることができる。
域をタイルと呼ぶことにする。特定の画素についてのデ
ータを記憶する記憶エレメントの行アドレスは、この画
素を含む１つのタイル又はタイルの群に割り当てられた
数に等しくすることあできる。特定の画素についてのデ
ータを記憶する記憶エレメントの列アドレスは、１つの
タイル又はタイルの群における当該画素の位置に割り当
てられた数にすることができる。
【００１８】上記のように、スクリーン上の座標値Ｘ、
Ｙをもつ特定の画素エレメントについてのデータを記憶
する記憶エレメントの行アドレス及び列アドレスは、上
記座標値を、タイルの幅及び高さに一致する場所での大
きな重みの部分と小さな重みの部分とに分割し且つこれ
らの部分を組み合わせることにより得ることができる。 列アドレスは、スクリーンを横切るタイル数を掛けたＹ
の値（スクリーン上のタイルの行を識別する）のより大
きな重みの部分と、Ｘの値（行内にどのタイルがあるか
を識別する）のより大きな重みの部分との和に等しくす
ることができる。列アドレスは、Ｙの値（タイル内の走
査線を識別する）の小さな重みの部分と、Ｘの値（走査
線の一部に沿う画素の位置を識別する）の小さな重みの
部分とを連結演算（ｃｏｎｃａｔｅｎａｔｉｏｎ）した
ものにすることができる。
Ｙをもつ特定の画素エレメントについてのデータを記憶
する記憶エレメントの行アドレス及び列アドレスは、上
記座標値を、タイルの幅及び高さに一致する場所での大
きな重みの部分と小さな重みの部分とに分割し且つこれ
らの部分を組み合わせることにより得ることができる。 列アドレスは、スクリーンを横切るタイル数を掛けたＹ
の値（スクリーン上のタイルの行を識別する）のより大
きな重みの部分と、Ｘの値（行内にどのタイルがあるか
を識別する）のより大きな重みの部分との和に等しくす
ることができる。列アドレスは、Ｙの値（タイル内の走
査線を識別する）の小さな重みの部分と、Ｘの値（走査
線の一部に沿う画素の位置を識別する）の小さな重みの
部分とを連結演算（ｃｏｎｃａｔｅｎａｔｉｏｎ）した
ものにすることができる。
【００１９】各タイルは、２５６個のピクセル（画素）
と４本の線からなる高さとを有するものにすることがで
きる。また、スクリーンを横切って５個のタイルが存在
するように、スクリーン幅を１２８０個のピクセルにす
ることもできる。Ｘ座標の値及びＹ座標の値が１６ビッ
トをもつ場合には、 行アドレス＝Ｙ（１５−２）＊ ５＋Ｘ（１５−８）、
及び、 列アドレス＝Ｙ（１−０）：：Ｘ（７−０）となる。こ
こで、Ｙ（１５−２）は、Ｙの値のビット１５、１４、
−−３、２を意味し、Ｙ（１−０）は、Ｙの値のビット
１及び０を意味し、Ｘ（１５−８）は、Ｘの値のビット
１５、１４、−−１、０を意味し、Ｘ（７−０）は、Ｘ
の値のビット７、６−−１、０を意味し、「＊ 」は、
乗算を意味し（普通の掛算記号（×）と、記号「Ｘ」と
の混同を避けるためのものである）、「：：」は、連結
演算を意味する。
と４本の線からなる高さとを有するものにすることがで
きる。また、スクリーンを横切って５個のタイルが存在
するように、スクリーン幅を１２８０個のピクセルにす
ることもできる。Ｘ座標の値及びＹ座標の値が１６ビッ
トをもつ場合には、 行アドレス＝Ｙ（１５−２）＊ ５＋Ｘ（１５−８）、
及び、 列アドレス＝Ｙ（１−０）：：Ｘ（７−０）となる。こ
こで、Ｙ（１５−２）は、Ｙの値のビット１５、１４、
−−３、２を意味し、Ｙ（１−０）は、Ｙの値のビット
１及び０を意味し、Ｘ（１５−８）は、Ｘの値のビット
１５、１４、−−１、０を意味し、Ｘ（７−０）は、Ｘ
の値のビット７、６−−１、０を意味し、「＊ 」は、
乗算を意味し（普通の掛算記号（×）と、記号「Ｘ」と
の混同を避けるためのものである）、「：：」は、連結
演算を意味する。
【００２０】スクリーン上にＸ座標の値及びＹ座標の値
を表すのに１６ビット数を必ず使用しなければならない
という訳ではなく、殆どの場合には使用されないであろ
う。
を表すのに１６ビット数を必ず使用しなければならない
という訳ではなく、殆どの場合には使用されないであろ
う。
【００２１】
【００２２】
【実施例】以下、添付図面に関連して、本発明によるデ
ィスプレイ装置の一例を説明する。図１は、タイルに分
割されたディスプレイスクリーンの一例を示すものであ
り、この例では、スクリーンが、単線当たり１２８０個
のピクセルからなるピッチと、単フレーム当たり１０２
４本の線とを有している。各タイルは、４本の線（各線
は２５６個のピクセルを備えている）からなる垂直高さ
に配置されており、従ってディスプレイ領域は１２８０
個のタイルを含んでいる。
ィスプレイ装置の一例を説明する。図１は、タイルに分
割されたディスプレイスクリーンの一例を示すものであ
り、この例では、スクリーンが、単線当たり１２８０個
のピクセルからなるピッチと、単フレーム当たり１０２
４本の線とを有している。各タイルは、４本の線（各線
は２５６個のピクセルを備えている）からなる垂直高さ
に配置されており、従ってディスプレイ領域は１２８０
個のタイルを含んでいる。
【００２３】図２は拡大された１つのタイルを示し、ス
クリーンアドレス（Ｘ，Ｙ）をもつ１つのピクセルを選
択したものである。スクリーン座標の原点は、上部左方
のコーナにある。ディスプレイプロセッサが行う必要の
あるあらゆる計算に便利なように、アドレス座標は、例
えばＸ（１５−０）、Ｙ（１５−０）のように１６ビッ
トの数で表現する。
クリーンアドレス（Ｘ，Ｙ）をもつ１つのピクセルを選
択したものである。スクリーン座標の原点は、上部左方
のコーナにある。ディスプレイプロセッサが行う必要の
あるあらゆる計算に便利なように、アドレス座標は、例
えばＸ（１５−０）、Ｙ（１５−０）のように１６ビッ
トの数で表現する。
【００２４】ラスタを用いてスクリーンを走査するとき
、Ｘ偏向及びＹ偏向の値は、それぞれの最大値までのリ
ニアな増加に反復して従属し、次に再び迅速にゼロに戻
る。この例では、Ｘ偏向の反復速度は、Ｙ偏向の反復速
度の１０２４倍である。（Ｘ，Ｙ）座標の値は、偏向回
路から容易に得ることができる。ピクセル（Ｘ，Ｙ）を
含むタイルの見出し（ｉｄｅｎｔｉｔｙ） 及びタイル
内のピクセル（Ｘ，Ｙ）の位置は、（Ｘ，Ｙ）座標の値
により得られる。
、Ｘ偏向及びＹ偏向の値は、それぞれの最大値までのリ
ニアな増加に反復して従属し、次に再び迅速にゼロに戻
る。この例では、Ｘ偏向の反復速度は、Ｙ偏向の反復速
度の１０２４倍である。（Ｘ，Ｙ）座標の値は、偏向回
路から容易に得ることができる。ピクセル（Ｘ，Ｙ）を
含むタイルの見出し（ｉｄｅｎｔｉｔｙ） 及びタイル
内のピクセル（Ｘ，Ｙ）の位置は、（Ｘ，Ｙ）座標の値
により得られる。
【００２５】各タイルは２５６ピクセルの幅をもち且つ
４本の連続線にピクセルを含んでいることから、Ｘの値
のうちの小さい方の８ビットが、タイル内の線のセクシ
ョンに沿うピクセルの位置を識別し、Ｙの値のうちの最
小重みの２ビットが、タイル内の４本の線のどこにピク
セルが存在するかを識別することになる。位置は、Ｙの
値からの２ビットとＸの値からの８ビットとを一緒に連
結することにより、単一の１０ビット数に縮小すること
ができ、これは次のように表すことができる。
４本の連続線にピクセルを含んでいることから、Ｘの値
のうちの小さい方の８ビットが、タイル内の線のセクシ
ョンに沿うピクセルの位置を識別し、Ｙの値のうちの最
小重みの２ビットが、タイル内の４本の線のどこにピク
セルが存在するかを識別することになる。位置は、Ｙの
値からの２ビットとＸの値からの８ビットとを一緒に連
結することにより、単一の１０ビット数に縮小すること
ができ、これは次のように表すことができる。
【００２６】タイル内のピクセルの位置＝Ｙ（１−０）
：：Ｘ（７−０） 図１に示すように、ディスプレイスクリーンは、その幅
を横切って５個のタイルを有しており、各タイルは４本
の線からなる垂直高さを有している。０〜４の番号をも
つタイルが最上方の行を占め、５〜９の番号をもつタイ
ルが第２行を占めており、以下同様に配置されている。 このデータから、ピクセル（Ｘ，Ｙ）は、Ｙ（１５−２
）＊ ５＋Ｘ（１５−８）という番号をもつタイル内に
配置されていることが示される。ここで、「＊ 」は、
乗算を表し（掛算の記号「×」とＸ座標の記号「Ｘ」と
の混同を避けるためである）、Ｘ（１５−８）は、下方
の重みの８ビット以下の線内のピクセル数を表す。
：：Ｘ（７−０） 図１に示すように、ディスプレイスクリーンは、その幅
を横切って５個のタイルを有しており、各タイルは４本
の線からなる垂直高さを有している。０〜４の番号をも
つタイルが最上方の行を占め、５〜９の番号をもつタイ
ルが第２行を占めており、以下同様に配置されている。 このデータから、ピクセル（Ｘ，Ｙ）は、Ｙ（１５−２
）＊ ５＋Ｘ（１５−８）という番号をもつタイル内に
配置されていることが示される。ここで、「＊ 」は、
乗算を表し（掛算の記号「×」とＸ座標の記号「Ｘ」と
の混同を避けるためである）、Ｘ（１５−８）は、下方
の重みの８ビット以下の線内のピクセル数を表す。
【００２７】スクリーンの領域のタイルへの分割を用い
て、スクリーン上にグラフィックディスプレイを創出す
る間のＶＲＡＭの行アドレスの変更数を減少させるため
、ＶＲＡＭの行アドレスとしてタイル数が使用され、Ｖ
ＲＡＭの列アドレスとしてタイル内のピクセルの位置が
用いられる。一般的な適用においては、ピクセルが種々
の輝度レベル範囲及び種々の色範囲をもつことができる
ようにするため、各ピクセルは、ＶＲＡＭに記憶させる
べきデータの数ビットを必要とする。一例として、各ピ
クセルに１６ビットが割り当てられ、ディスプレイの３
色（赤、緑、青）の各々輝度について５ビット（３２個
の値）を与え、ピクセルがフラッシュするか否かを表示
するにはこれ以上のビットを与える。各ピクセルについ
て１６ビットを与える１つの方法は、ＶＲＡＭとして１
６個の別々の並列集積回路を用いることである。
て、スクリーン上にグラフィックディスプレイを創出す
る間のＶＲＡＭの行アドレスの変更数を減少させるため
、ＶＲＡＭの行アドレスとしてタイル数が使用され、Ｖ
ＲＡＭの列アドレスとしてタイル内のピクセルの位置が
用いられる。一般的な適用においては、ピクセルが種々
の輝度レベル範囲及び種々の色範囲をもつことができる
ようにするため、各ピクセルは、ＶＲＡＭに記憶させる
べきデータの数ビットを必要とする。一例として、各ピ
クセルに１６ビットが割り当てられ、ディスプレイの３
色（赤、緑、青）の各々輝度について５ビット（３２個
の値）を与え、ピクセルがフラッシュするか否かを表示
するにはこれ以上のビットを与える。各ピクセルについ
て１６ビットを与える１つの方法は、ＶＲＡＭとして１
６個の別々の並列集積回路を用いることである。
【００２８】図３は、ディスプレイされるべきデータを
ビデオＲＡＭから受けるべく接続されたラスタ走査形デ
ィスプレイスクリーンの一例を線図の形態で示すもので
ある。図３において、ディスプレイスクリーン１は、Ｘ
アドレス回路２及びＹアドレス回路３に応答してラスタ
走査を実行し、チャンネル４に沿って受けたデータのデ
ィスプレイを創る。実際には、スクリーン１は、慣用的
な線／フレーム鋸波発生器を備えた陰極線管（ＣＲＴ）
で構成することができる。Ｘアドレス回路２及びＹアド
レス回路３は、そのときに創られるピクセルのＸ座標及
びＹ座標（又はＣＲＴの電子ビームのＸ偏向及びＹ偏向
）を表す多ビット数を創り出し、これらの多ビット数は
変換回路５に入力される。
ビデオＲＡＭから受けるべく接続されたラスタ走査形デ
ィスプレイスクリーンの一例を線図の形態で示すもので
ある。図３において、ディスプレイスクリーン１は、Ｘ
アドレス回路２及びＹアドレス回路３に応答してラスタ
走査を実行し、チャンネル４に沿って受けたデータのデ
ィスプレイを創る。実際には、スクリーン１は、慣用的
な線／フレーム鋸波発生器を備えた陰極線管（ＣＲＴ）
で構成することができる。Ｘアドレス回路２及びＹアド
レス回路３は、そのときに創られるピクセルのＸ座標及
びＹ座標（又はＣＲＴの電子ビームのＸ偏向及びＹ偏向
）を表す多ビット数を創り出し、これらの多ビット数は
変換回路５に入力される。
【００２９】変換回路５は、出力として行アドレス及び
列アドレスを創出し、これらの行アドレス及び列アドレ
スは、それぞれ、ＶＲＡＭ８の行アドレス回路６及び列
アドレス回路７に入力される。ＶＲＡＭ８から読み取ら
れたデータは、チャンネル４を介してスクリーン１に送
られる。ＶＲＡＭ８にはチャンネル９を介して入力デー
タが供給される。
列アドレスを創出し、これらの行アドレス及び列アドレ
スは、それぞれ、ＶＲＡＭ８の行アドレス回路６及び列
アドレス回路７に入力される。ＶＲＡＭ８から読み取ら
れたデータは、チャンネル４を介してスクリーン１に送
られる。ＶＲＡＭ８にはチャンネル９を介して入力デー
タが供給される。
【００３０】図１及び図２に関連して上述したタイル形
ディスプレイを創るための図３に示す構成では、Ｘアド
レス回路２及びＹアドレス回路３により創りだされた数
は１６ビットを有しており、前述のようなＸ（１５−０
）及びＹ（１５−０）である。これらの数は、スクリー
ン１上のピクセルの座標である。変換回路５は、アドレ
ス回路２、３からの数Ｘ（１５−０）Ｙ（１５−０）を
受け、これらの数から、数すなわちＹ（１５−２）＊
５＋Ｘ（１５−８）及びＹ（１−０）：：Ｘ（７−０）
を創り出す。これらの数は、それぞれ、タイルの数及び
タイル内のピクセルの位置を表すものであり、後者の数
はＶＲＡＭ８のそれぞれ行アドレス及び列アドレスとし
て用いられる。行アドレスを得るための５倍する乗算は
、左方に２桁だけ移動した被乗数自体に被乗数を加える
ことにより行うことができる。
ディスプレイを創るための図３に示す構成では、Ｘアド
レス回路２及びＹアドレス回路３により創りだされた数
は１６ビットを有しており、前述のようなＸ（１５−０
）及びＹ（１５−０）である。これらの数は、スクリー
ン１上のピクセルの座標である。変換回路５は、アドレ
ス回路２、３からの数Ｘ（１５−０）Ｙ（１５−０）を
受け、これらの数から、数すなわちＹ（１５−２）＊
５＋Ｘ（１５−８）及びＹ（１−０）：：Ｘ（７−０）
を創り出す。これらの数は、それぞれ、タイルの数及び
タイル内のピクセルの位置を表すものであり、後者の数
はＶＲＡＭ８のそれぞれ行アドレス及び列アドレスとし
て用いられる。行アドレスを得るための５倍する乗算は
、左方に２桁だけ移動した被乗数自体に被乗数を加える
ことにより行うことができる。
【００３１】上記例においては、タイルは４本の線から
なる垂直高さを有している。他の実施例においては、タ
イルは８本の線からなる垂直高さを有しており、これは
、タイル内のピクセルの位置（列アドレス）がＹ（２−
０）：：Ｘ（７−０）になることを意味している。なぜ
ならば、ピクセルの位置を記すのに、前述の実施例に付
加した４本の線が付加ビットを要するからである。列ア
ドレスへのＹの数の第３ビットの割当により、タイル数
（行アドレス）をＹ（１５−３）＊ ５＋Ｘ（１５−８
）に変更しなければならない。
なる垂直高さを有している。他の実施例においては、タ
イルは８本の線からなる垂直高さを有しており、これは
、タイル内のピクセルの位置（列アドレス）がＹ（２−
０）：：Ｘ（７−０）になることを意味している。なぜ
ならば、ピクセルの位置を記すのに、前述の実施例に付
加した４本の線が付加ビットを要するからである。列ア
ドレスへのＹの数の第３ビットの割当により、タイル数
（行アドレス）をＹ（１５−３）＊ ５＋Ｘ（１５−８
）に変更しなければならない。
【００３２】一般に、スクリーンの領域をＳ個のタイル
（各タイルがＲビットの幅と２Ｐ の高さとをもつ）に
分割する場合に、スクリーン上に、Ｍビットを用いてＸ
座標を記し且つＮビットを用いてＹ座標を記すものとす
れば、行アドレス及び列アドレスは、 Ｙ（〔Ｎ−１〕−Ｐ）＊ Ｓ＋Ｘ（〔Ｍ−１〕−Ｒ）、
及び、 Ｙ（〔Ｐ−１〕−０）：：Ｘ（〔Ｒ−１〕−０）となる
。数Ｓは、２についての２つの異なる累乗の和に等しい
数とし、１回の桁移動と和算だけで乗算が行えるように
するのが好ましい。
（各タイルがＲビットの幅と２Ｐ の高さとをもつ）に
分割する場合に、スクリーン上に、Ｍビットを用いてＸ
座標を記し且つＮビットを用いてＹ座標を記すものとす
れば、行アドレス及び列アドレスは、 Ｙ（〔Ｎ−１〕−Ｐ）＊ Ｓ＋Ｘ（〔Ｍ−１〕−Ｒ）、
及び、 Ｙ（〔Ｐ−１〕−０）：：Ｘ（〔Ｒ−１〕−０）となる
。数Ｓは、２についての２つの異なる累乗の和に等しい
数とし、１回の桁移動と和算だけで乗算が行えるように
するのが好ましい。
【００３３】実際に、一般的なＶＲＡＭの集積回路がい
わゆるページモードで作動するとき、該集積回路は１６
ビットの並列出力を与える。ＶＲＡＭの集積回路のバン
クは充分な集積回路を有しており、ディスプレイの各２
つのピクセル（各ピクセルが３２ビットを有している）
に対し６４ビットの並列出力を与える。２５６個のピク
セルの幅と４本の線からなる高さとをもつ上記例におい
ては、タイルのサイズは、４メガビットのＶＲＡＭと互
換性のあるものが選択される。４メガビットのＶＲＡＭ
においては、２進記憶エレメントの数は２２２であり、
ページモード（１６ビット並列）では、２５６ｋ（１ｋ
＝１０２４＝２１０）個のアドレスを与える。記憶エレ
メントが５１２×５１２の正方形配列をなしていると仮
定すれば、各行は２５６個のピクセルについてのデータ
を与え、従ってＶＲＡＭのバンク（４）は、２５６×４
個のピクセルをもつタイルについてのデータを与える。
わゆるページモードで作動するとき、該集積回路は１６
ビットの並列出力を与える。ＶＲＡＭの集積回路のバン
クは充分な集積回路を有しており、ディスプレイの各２
つのピクセル（各ピクセルが３２ビットを有している）
に対し６４ビットの並列出力を与える。２５６個のピク
セルの幅と４本の線からなる高さとをもつ上記例におい
ては、タイルのサイズは、４メガビットのＶＲＡＭと互
換性のあるものが選択される。４メガビットのＶＲＡＭ
においては、２進記憶エレメントの数は２２２であり、
ページモード（１６ビット並列）では、２５６ｋ（１ｋ
＝１０２４＝２１０）個のアドレスを与える。記憶エレ
メントが５１２×５１２の正方形配列をなしていると仮
定すれば、各行は２５６個のピクセルについてのデータ
を与え、従ってＶＲＡＭのバンク（４）は、２５６×４
個のピクセルをもつタイルについてのデータを与える。
【００３４】タイルの高さが４本の線ではなく８本の線
からなる場合には、１１ビットの列アドレスが必要にな
る。行アドレスから列アドレスへとビットＹ（２）が転
送され、必要とされるＶＲＡＭの２つのバンクの間でス
イッチング作動をする。メモリの２つのバンク間のスイ
ッチング作動にタイミングの問題がなければ、ＣＡＳ可
能化信号（ＣＡＳ ｅｎａｂｌｅ ｓｉｇｎａｌ）とし
て列アドレスの最小重みビットを使用して、別のバンク
に別の線を配置することができる。一方、バンク間のス
イッチング作動にタイミングの問題がある場合には、バ
ンク間の切換えを４つの線毎に行ってタイミングの問題
の効果を低減させることができる。
からなる場合には、１１ビットの列アドレスが必要にな
る。行アドレスから列アドレスへとビットＹ（２）が転
送され、必要とされるＶＲＡＭの２つのバンクの間でス
イッチング作動をする。メモリの２つのバンク間のスイ
ッチング作動にタイミングの問題がなければ、ＣＡＳ可
能化信号（ＣＡＳ ｅｎａｂｌｅ ｓｉｇｎａｌ）とし
て列アドレスの最小重みビットを使用して、別のバンク
に別の線を配置することができる。一方、バンク間のス
イッチング作動にタイミングの問題がある場合には、バ
ンク間の切換えを４つの線毎に行ってタイミングの問題
の効果を低減させることができる。
【００３５】上記アドレス操作は、ＶＲＡＭが２つの半
部に編成されており、且つ各半部が、それぞれ、一群の
ビットを並列転送できるようにＲＡＭの半部への直列デ
ータレジスタの段に接続されていて、どのレジスタから
一群のビットが連続的に読み取られるかという事実を考
慮に入れてはいない。ＶＲＡＭのこの編成のため、直列
データレジスタからのビットの定常流を維持するには、
２つの半部から交互に転送する必要がある。上記のよう
なＶＲＡＭの編成を適応させるには、更に幾つかのアド
レス操作を行う必要がある。行い得る１つの方法は、列
アドレスのより大きな重み端部（ｍｏｒｅ ｓｉｇｎｉ
ｆｉｃａｎｔ ｅｎｄ） において列アドレスに特別な
ビットを付加することである。この特別なビットは、列
アドレスの前の最大重みビットと行アドレスの最小重み
ビットとの排他的論理和である。更に操作することの効
果は、スクリーン上のマッピングを、 ０ −−− ０ＦＦ ． ４００ −−− ４Ｆ
Ｆ ． ８００ −−− ８ＦＦ ． Ｃ００ −−−
ＣＦＦ ． １０００ −−− １０ＦＦ １００
−−− １ＦＦ ． ５００ −−− ５ＦＦ ． ９
００ −−− ９ＦＦ ． Ｄ００ −−− ＤＦＦ
． １１００ −−− １０ＦＦ ２００ −−− ２
ＦＦ ． ６００ −−− ６ＦＦ ． Ａ００ −−
− ＡＦＦ ． Ｅ００ −−− ＥＦＦ ． １２０
０ −−− １２ＦＦ ３００ −−− ３ＦＦ ．
７００ −−− ７ＦＦ ． Ｂ００ −−− ＢＦＦ
． Ｆ００ −−− ＦＦＦ ． １３００ −−−
１３ＦＦ １４００ −−−１４ＦＦ ．１８００ −−−１８Ｆ
Ｆ ．１Ｃ００ −−−１ＣＦＦ ． ・・・・・・
１５００ −−−１５ＦＦ ．１９００ −−−１９Ｆ
Ｆ ．１Ｄ００ −−−１ＤＦＦ ． １６００ −
−−１６ＦＦ ．１Ａ００ −−−１ＡＦＦ ．
： １７００ −−−１７ＦＦ ．１Ｂ００ −
−−１ＢＦＦ ． ： から、 ０ −−− ０ＦＦ ． ６００ −−− ６Ｆ
Ｆ ． ８００ −−− ８ＦＦ ． Ｅ００ −−−
ＥＦＦ ． １０００ −−− １０ＦＦ １００
−−− １ＦＦ ． ７００ −−− ７ＦＦ ． ９
００ −−− ９ＦＦ ． Ｄ００ −−− ＦＦＦ
． １１００ −−− １１ＦＦ ２００ −−− ２
ＦＦ ． ４００ −−− ４ＦＦ ． Ａ００ −−
− ＡＦＦ ． Ｃ００ −−− ＣＦＦ ． １２０
０ −−− １２ＦＦ ３００ −−− ３ＦＦ ．
５００ −−− ５ＦＦ ． Ｂ００ −−− ＢＦＦ
． Ｄ００ −−− ＤＦＦ ． １３００ −−−
１３ＦＦ １６００ −−−１６ＦＦ ．１８００ −−−１８Ｆ
Ｆ ．１Ｅ００ −−−１ＥＦＦ ． ・・・・・・
１７００ −−−１７ＦＦ ．１９００ −−−１９Ｆ
Ｆ ．１Ｆ００ −−−１ＦＦＦ ． １４００ −
−−１４ＦＦ ．１Ａ００ −−−１ＡＦＦ ．
： １５００ −−−１５ＦＦ ．１Ｂ００ −
−−１ＢＦＦ ． ： に変更することであ
る。
部に編成されており、且つ各半部が、それぞれ、一群の
ビットを並列転送できるようにＲＡＭの半部への直列デ
ータレジスタの段に接続されていて、どのレジスタから
一群のビットが連続的に読み取られるかという事実を考
慮に入れてはいない。ＶＲＡＭのこの編成のため、直列
データレジスタからのビットの定常流を維持するには、
２つの半部から交互に転送する必要がある。上記のよう
なＶＲＡＭの編成を適応させるには、更に幾つかのアド
レス操作を行う必要がある。行い得る１つの方法は、列
アドレスのより大きな重み端部（ｍｏｒｅ ｓｉｇｎｉ
ｆｉｃａｎｔ ｅｎｄ） において列アドレスに特別な
ビットを付加することである。この特別なビットは、列
アドレスの前の最大重みビットと行アドレスの最小重み
ビットとの排他的論理和である。更に操作することの効
果は、スクリーン上のマッピングを、 ０ −−− ０ＦＦ ． ４００ −−− ４Ｆ
Ｆ ． ８００ −−− ８ＦＦ ． Ｃ００ −−−
ＣＦＦ ． １０００ −−− １０ＦＦ １００
−−− １ＦＦ ． ５００ −−− ５ＦＦ ． ９
００ −−− ９ＦＦ ． Ｄ００ −−− ＤＦＦ
． １１００ −−− １０ＦＦ ２００ −−− ２
ＦＦ ． ６００ −−− ６ＦＦ ． Ａ００ −−
− ＡＦＦ ． Ｅ００ −−− ＥＦＦ ． １２０
０ −−− １２ＦＦ ３００ −−− ３ＦＦ ．
７００ −−− ７ＦＦ ． Ｂ００ −−− ＢＦＦ
． Ｆ００ −−− ＦＦＦ ． １３００ −−−
１３ＦＦ １４００ −−−１４ＦＦ ．１８００ −−−１８Ｆ
Ｆ ．１Ｃ００ −−−１ＣＦＦ ． ・・・・・・
１５００ −−−１５ＦＦ ．１９００ −−−１９Ｆ
Ｆ ．１Ｄ００ −−−１ＤＦＦ ． １６００ −
−−１６ＦＦ ．１Ａ００ −−−１ＡＦＦ ．
： １７００ −−−１７ＦＦ ．１Ｂ００ −
−−１ＢＦＦ ． ： から、 ０ −−− ０ＦＦ ． ６００ −−− ６Ｆ
Ｆ ． ８００ −−− ８ＦＦ ． Ｅ００ −−−
ＥＦＦ ． １０００ −−− １０ＦＦ １００
−−− １ＦＦ ． ７００ −−− ７ＦＦ ． ９
００ −−− ９ＦＦ ． Ｄ００ −−− ＦＦＦ
． １１００ −−− １１ＦＦ ２００ −−− ２
ＦＦ ． ４００ −−− ４ＦＦ ． Ａ００ −−
− ＡＦＦ ． Ｃ００ −−− ＣＦＦ ． １２０
０ −−− １２ＦＦ ３００ −−− ３ＦＦ ．
５００ −−− ５ＦＦ ． Ｂ００ −−− ＢＦＦ
． Ｄ００ −−− ＤＦＦ ． １３００ −−−
１３ＦＦ １６００ −−−１６ＦＦ ．１８００ −−−１８Ｆ
Ｆ ．１Ｅ００ −−−１ＥＦＦ ． ・・・・・・
１７００ −−−１７ＦＦ ．１９００ −−−１９Ｆ
Ｆ ．１Ｆ００ −−−１ＦＦＦ ． １４００ −
−−１４ＦＦ ．１Ａ００ −−−１ＡＦＦ ．
： １５００ −−−１５ＦＦ ．１Ｂ００ −
−−１ＢＦＦ ． ： に変更することであ
る。
【００３６】以上、本発明を或る特定の例について説明
したが、本発明はこれらの例に限定されるものではない
。例えば、ＶＲＡＭの行容量をタイル内の画素の数に等
しくする必要はなく、スクリーンを横切って互いに隣接
する小さな複数のタイル（例えば、２、３又は４個のタ
イル）内の画素の数に等しくすることもできる。以上の
記載に関連して、以下の各項を開示する。
したが、本発明はこれらの例に限定されるものではない
。例えば、ＶＲＡＭの行容量をタイル内の画素の数に等
しくする必要はなく、スクリーンを横切って互いに隣接
する小さな複数のタイル（例えば、２、３又は４個のタ
イル）内の画素の数に等しくすることもできる。以上の
記載に関連して、以下の各項を開示する。
【００３７】１．スクリーンを備えたディスプレイデバ
イスと、該ディスプレイデバイスのスクリーン上に走査
ラスタを創出する走査回路と、ビデオＲＡＭ手段とを有
しており、該ビデオＲＡＭ手段が、前記ディスプレイデ
バイスにデータを供給できるように接続された出力チャ
ンネルと、ビデオＲＡＭ手段にデータを記憶させる入力
チャンネルとを備えており、前記ビデオＲＡＭ手段のア
ドレス手段と、走査すべき画素を表す前記走査回路から
の信号に応答して、前記アドレス手段に供給するアドレ
ス信号を創出し、前記走査すべき画素についてのデータ
を前記ビデオＲＡＭ手段に供給させる変換回路とを更に
有しており、該変換回路は、前記ビデオＲＡＭ手段の連
続アドレスを、２の整数乗の個数の画素を含むラスタの
走査線のセクションに一致させ、スクリーンの同一矩形
領域を形成する前記走査線のセクションが、スクリーン
幅の整数分の一に等しい幅と、２の整数乗の本数の連続
走査線からなる高さとを備えており、スクリーンの同一
矩形領域の幅が、２の整数乗以外の数で除したスクリー
ンの幅に等しいことを特徴とするディスプレイ装置。
イスと、該ディスプレイデバイスのスクリーン上に走査
ラスタを創出する走査回路と、ビデオＲＡＭ手段とを有
しており、該ビデオＲＡＭ手段が、前記ディスプレイデ
バイスにデータを供給できるように接続された出力チャ
ンネルと、ビデオＲＡＭ手段にデータを記憶させる入力
チャンネルとを備えており、前記ビデオＲＡＭ手段のア
ドレス手段と、走査すべき画素を表す前記走査回路から
の信号に応答して、前記アドレス手段に供給するアドレ
ス信号を創出し、前記走査すべき画素についてのデータ
を前記ビデオＲＡＭ手段に供給させる変換回路とを更に
有しており、該変換回路は、前記ビデオＲＡＭ手段の連
続アドレスを、２の整数乗の個数の画素を含むラスタの
走査線のセクションに一致させ、スクリーンの同一矩形
領域を形成する前記走査線のセクションが、スクリーン
幅の整数分の一に等しい幅と、２の整数乗の本数の連続
走査線からなる高さとを備えており、スクリーンの同一
矩形領域の幅が、２の整数乗以外の数で除したスクリー
ンの幅に等しいことを特徴とするディスプレイ装置。
【００３８】２．前記ビデオＲＡＭ手段が、行アドレス
及び列アドレスの入力を有しており且つ直前にアクセス
された記憶エレメントと同じ行アドレスをもつメモリの
記憶エレメントのアクセス時間が別の行アドレスをもつ
記憶エレメントのアクセス時間よりも非常に短くなるよ
うに構成されており、前記行アドレスが、それぞれ、前
記矩形領域又は隣接する矩形領域の群に一致しており、
且つ前記列アドレスが、それぞれ、１つの矩形領域内又
は矩形領域の群内の画素の位置に一致していることを特
徴とする請求項１に記載のディスプレイ装置。
及び列アドレスの入力を有しており且つ直前にアクセス
された記憶エレメントと同じ行アドレスをもつメモリの
記憶エレメントのアクセス時間が別の行アドレスをもつ
記憶エレメントのアクセス時間よりも非常に短くなるよ
うに構成されており、前記行アドレスが、それぞれ、前
記矩形領域又は隣接する矩形領域の群に一致しており、
且つ前記列アドレスが、それぞれ、１つの矩形領域内又
は矩形領域の群内の画素の位置に一致していることを特
徴とする請求項１に記載のディスプレイ装置。
【００３９】３．前記変換回路は、各画素について、前
記行アドレスが、走査ラスタの線に沿う特定の画素の位
置のより大きな重みの数字により形成された数と、スク
リーンを横切る矩形領域の個数と特定の画素が位置する
走査ラスタの線の本数のより大きな重みの数字により形
成された数との積との和であり、前記列アドレスが、特
定の画素が位置する走査ラスタの線の本数の小さな重み
の数字と、走査ラスタの線に沿う特定の画素の位置の小
さな重みの数字との連結演算により形成されることを特
徴とする請求項２に記載のディスプレイ装置。
記行アドレスが、走査ラスタの線に沿う特定の画素の位
置のより大きな重みの数字により形成された数と、スク
リーンを横切る矩形領域の個数と特定の画素が位置する
走査ラスタの線の本数のより大きな重みの数字により形
成された数との積との和であり、前記列アドレスが、特
定の画素が位置する走査ラスタの線の本数の小さな重み
の数字と、走査ラスタの線に沿う特定の画素の位置の小
さな重みの数字との連結演算により形成されることを特
徴とする請求項２に記載のディスプレイ装置。
【００４０】４．前記スクリーン上の画素（Ｘ，Ｙ）に
ついてのビデオＲＡＭ手段のデータの行アドレス及び列
アドレスが、それぞれ、 Ｙ（〔Ｎ−１〕−Ｐ）＊ Ｓ＋Ｘ（〔Ｍ−１〕−Ｒ）、
及び、 Ｙ（〔Ｐ−１〕−０）：：Ｘ（〔Ｒ−１〕−０）であり
、ここで、Ｘ座標の値がＭビットで表され、Ｙ座標の値
がＮビットで表され、Ｘ（〔Ｍ−１〕−Ｒ）がＸ座標の
値のより大きな重みのビット（Ｒｔｈ以上のビット）を
表し、Ｘ（〔Ｒ−１〕−０）がＸ座標の値の小さな重み
のビット（Ｒｔｈを含む、Ｒｔｈまでのビット）を表し
、Ｙ（〔Ｎ−１〕−Ｐ）がＹ座標の値のより大きな重み
のビット（Ｐｔｈ以上のビット）を表し、Ｙ（〔Ｐ−１
〕−０）がＹ座標の値の小さな重みのビット（Ｐｔｈを
含む、Ｐｔｈまでのビット）を表し、各矩形領域が２Ｐ
本の走査線とこれらの各走査線におけるＲ個の画素と
をカバーしており、スクリーン幅を横切ってＳ個の矩形
領域が存在し、記号「＊ 」は乗算を意味し、記号「：
：」は連結演算を意味することを特徴とする請求項３に
記載のディスプレイ装置。
ついてのビデオＲＡＭ手段のデータの行アドレス及び列
アドレスが、それぞれ、 Ｙ（〔Ｎ−１〕−Ｐ）＊ Ｓ＋Ｘ（〔Ｍ−１〕−Ｒ）、
及び、 Ｙ（〔Ｐ−１〕−０）：：Ｘ（〔Ｒ−１〕−０）であり
、ここで、Ｘ座標の値がＭビットで表され、Ｙ座標の値
がＮビットで表され、Ｘ（〔Ｍ−１〕−Ｒ）がＸ座標の
値のより大きな重みのビット（Ｒｔｈ以上のビット）を
表し、Ｘ（〔Ｒ−１〕−０）がＸ座標の値の小さな重み
のビット（Ｒｔｈを含む、Ｒｔｈまでのビット）を表し
、Ｙ（〔Ｎ−１〕−Ｐ）がＹ座標の値のより大きな重み
のビット（Ｐｔｈ以上のビット）を表し、Ｙ（〔Ｐ−１
〕−０）がＹ座標の値の小さな重みのビット（Ｐｔｈを
含む、Ｐｔｈまでのビット）を表し、各矩形領域が２Ｐ
本の走査線とこれらの各走査線におけるＲ個の画素と
をカバーしており、スクリーン幅を横切ってＳ個の矩形
領域が存在し、記号「＊ 」は乗算を意味し、記号「：
：」は連結演算を意味することを特徴とする請求項３に
記載のディスプレイ装置。
【００４１】５．明細書で説明し且つ添付図面に示した
ものと実質的に同じディスプレイ装置。 ６．記憶エレメントの行アドレス及び列アドレスを備え
たビデオＲＡＭに記憶されたデータからラスタ走査形ス
クリーン上にディスプレイを創出する方法において、前
記スクリーンのディスプレイ領域が複数の同一矩形領域
に分割されており、各矩形領域が２の整数乗の本数の走
査線からなる高さと、スクリーン幅の整数分の一に等し
い幅とを備えており、前記ビデオＲＡＭのアドレスは、
ビデオＲＡＭの記憶エレメントの全ての行の連続アドレ
スが各矩形領域の全体の記述に一致するようにスクリー
ンのラスタ走査信号から変換することにより得られ、ス
クリーン幅を横切る２の累乗個以外の個数の矩形領域が
存在することを特徴とするディスプレイの創出方法。
ものと実質的に同じディスプレイ装置。 ６．記憶エレメントの行アドレス及び列アドレスを備え
たビデオＲＡＭに記憶されたデータからラスタ走査形ス
クリーン上にディスプレイを創出する方法において、前
記スクリーンのディスプレイ領域が複数の同一矩形領域
に分割されており、各矩形領域が２の整数乗の本数の走
査線からなる高さと、スクリーン幅の整数分の一に等し
い幅とを備えており、前記ビデオＲＡＭのアドレスは、
ビデオＲＡＭの記憶エレメントの全ての行の連続アドレ
スが各矩形領域の全体の記述に一致するようにスクリー
ンのラスタ走査信号から変換することにより得られ、ス
クリーン幅を横切る２の累乗個以外の個数の矩形領域が
存在することを特徴とするディスプレイの創出方法。
【００４２】７．前記ビデオＲＡＭの行アドレスが、矩
形領域に割り当てられたそれぞれの数であり、前記ビデ
オＲＡＭの列アドレスが矩形領域内の画素の位置に一致
していることを特徴とする請求項６に記載の方法。８．
前記ビデオＲＡＭのアドレス信号を創るための前記スク
リーンのラスタ走査信号の変換は、各画素について、前
記行アドレスが、走査ラスタの線に沿う特定の画素の位
置のより大きな重みの数字により形成された数と、スク
リーンの幅を横切る矩形領域の個数と特定の画素が位置
する走査ラスタの線の本数のより大きな重みの数字によ
り形成された数との積との和であり、前記列アドレスが
、特定の画素が位置する走査ラスタの線の本数の小さな
重みの数字と、走査ラスタの線に沿う特定の画素の位置
の小さな重みの数字との連結演算により形成されること
を特徴とする請求項６又は７に記載の方法。
形領域に割り当てられたそれぞれの数であり、前記ビデ
オＲＡＭの列アドレスが矩形領域内の画素の位置に一致
していることを特徴とする請求項６に記載の方法。８．
前記ビデオＲＡＭのアドレス信号を創るための前記スク
リーンのラスタ走査信号の変換は、各画素について、前
記行アドレスが、走査ラスタの線に沿う特定の画素の位
置のより大きな重みの数字により形成された数と、スク
リーンの幅を横切る矩形領域の個数と特定の画素が位置
する走査ラスタの線の本数のより大きな重みの数字によ
り形成された数との積との和であり、前記列アドレスが
、特定の画素が位置する走査ラスタの線の本数の小さな
重みの数字と、走査ラスタの線に沿う特定の画素の位置
の小さな重みの数字との連結演算により形成されること
を特徴とする請求項６又は７に記載の方法。
【００４３】９．前記走査ラスタの線に沿う特定の画素
の位置の数字の、より大きな重みの数字及び小さな重み
の数字への分割が、矩形領域全体の画素の数に一致し、
前記線の本数の、より大きな重みの数字及び小さな重み
の数字への分割が、矩形領域内の走査ラスタの線の本数
に一致していることを特徴とする請求項８に記載の方法
。
の位置の数字の、より大きな重みの数字及び小さな重み
の数字への分割が、矩形領域全体の画素の数に一致し、
前記線の本数の、より大きな重みの数字及び小さな重み
の数字への分割が、矩形領域内の走査ラスタの線の本数
に一致していることを特徴とする請求項８に記載の方法
。
【００４４】１０． 前記スクリーン上の画素（Ｘ，Ｙ
）についてのビデオＲＡＭ手段のデータの行アドレス及
び列アドレスが、それぞれ、 Ｙ（〔Ｎ−１〕−Ｐ）＊ Ｓ＋Ｘ（〔Ｍ−１〕−Ｒ）、
及び、 Ｙ（〔Ｐ−１〕−０）：：Ｘ（〔Ｒ−１〕−０）であり
、ここで、Ｘ座標の値がＭビットで表され、Ｙ座標の値
がＮビットで表され、Ｘ（〔Ｍ−１〕−Ｒ）がＸ座標の
値のより大きな重みのビット（Ｒｔｈ以上のビット）を
表し、Ｘ（〔Ｒ−１〕−０）がＸ座標の値の小さな重み
のビット（Ｒｔｈを含む、Ｒｔｈまでのビット）を表し
、Ｙ（〔Ｎ−１〕−Ｐ）がＹ座標の値のより大きな重み
のビット（Ｐｔｈ以上のビット）を表し、Ｙ（〔Ｐ−１
〕−０）がＹ座標の値の小さな重みのビット（Ｐｔｈを
含む、Ｐｔｈまでのビット）を表し、各矩形領域が２Ｐ
本の走査線とこれらの各走査線におけるＲ個の画素と
をカバーしており、スクリーン幅を横切ってＳ個の矩形
領域が存在し、記号「＊ 」は乗算を意味し、記号「：
：」は連結演算を意味することを特徴とする請求項９に
記載の方法。
）についてのビデオＲＡＭ手段のデータの行アドレス及
び列アドレスが、それぞれ、 Ｙ（〔Ｎ−１〕−Ｐ）＊ Ｓ＋Ｘ（〔Ｍ−１〕−Ｒ）、
及び、 Ｙ（〔Ｐ−１〕−０）：：Ｘ（〔Ｒ−１〕−０）であり
、ここで、Ｘ座標の値がＭビットで表され、Ｙ座標の値
がＮビットで表され、Ｘ（〔Ｍ−１〕−Ｒ）がＸ座標の
値のより大きな重みのビット（Ｒｔｈ以上のビット）を
表し、Ｘ（〔Ｒ−１〕−０）がＸ座標の値の小さな重み
のビット（Ｒｔｈを含む、Ｒｔｈまでのビット）を表し
、Ｙ（〔Ｎ−１〕−Ｐ）がＹ座標の値のより大きな重み
のビット（Ｐｔｈ以上のビット）を表し、Ｙ（〔Ｐ−１
〕−０）がＹ座標の値の小さな重みのビット（Ｐｔｈを
含む、Ｐｔｈまでのビット）を表し、各矩形領域が２Ｐ
本の走査線とこれらの各走査線におけるＲ個の画素と
をカバーしており、スクリーン幅を横切ってＳ個の矩形
領域が存在し、記号「＊ 」は乗算を意味し、記号「：
：」は連結演算を意味することを特徴とする請求項９に
記載の方法。
【００４５】１１． 明細書で説明し且つ添付図面に示
したものと実質的に同じである、ビデオＲＡＭに記憶さ
れたデータからラスタ走査形スクリーン上にディスプレ
イを創出する方法。 １２． 記憶エレメントの行アドレス（６）及び列アド
レス（７）を備えたビデオＲＡＭ（８）に記憶されたデ
ータからラスタ走査形スクリーン（１）上にディスプレ
イを創出する方法及び装置であって、スクリーン（１）
のディスプレイ領域を複数の同一矩形領域（すなわち「
タイル」）に分割したことを特徴とするディスプレイ創
出方法及び装置。ビデオＲＡＭ（８）のアドレスは、ビ
デオＲＡＭ（８）の記憶エレメントの全ての行の連続ア
ドレスが各矩形領域の全体の記述に一致するようにスク
リーンのラスタ走査信号から変換することにより得られ
、また、スクリーン幅を横切る矩形領域の個数は２の整
数乗に等しくはない。
したものと実質的に同じである、ビデオＲＡＭに記憶さ
れたデータからラスタ走査形スクリーン上にディスプレ
イを創出する方法。 １２． 記憶エレメントの行アドレス（６）及び列アド
レス（７）を備えたビデオＲＡＭ（８）に記憶されたデ
ータからラスタ走査形スクリーン（１）上にディスプレ
イを創出する方法及び装置であって、スクリーン（１）
のディスプレイ領域を複数の同一矩形領域（すなわち「
タイル」）に分割したことを特徴とするディスプレイ創
出方法及び装置。ビデオＲＡＭ（８）のアドレスは、ビ
デオＲＡＭ（８）の記憶エレメントの全ての行の連続ア
ドレスが各矩形領域の全体の記述に一致するようにスク
リーンのラスタ走査信号から変換することにより得られ
、また、スクリーン幅を横切る矩形領域の個数は２の整
数乗に等しくはない。
【図１】ディスプレイスクリーンを矩形領域（タイル）
に細分割したところを示す図面である。
に細分割したところを示す図面である。
【図２】単一の矩形領域（タイル）をより詳細に示す図
面である。
面である。
【図３】ディスプレイ装置の例を示すブロック図である
。
。
１ ディスプレイスクリーン
２ Ｘアドレス回路
３ Ｙアドレス回路
４ チャンネル
５ 変換回路
６ 行アドレス回路
７ 列アドレス回路
８ ビデオＲＡＭ（ＶＲＡＭ）
９ チャンネル
Claims (1)
- 【請求項１】 スクリーンを備えたディスプレイデバ
イスと、該ディスプレイデバイスのスクリーン上に走査
ラスタを創出する走査回路と、ビデオＲＡＭ手段とを有
しており、該ビデオＲＡＭ手段が、前記ディスプレイデ
バイスにデータを供給できるように接続された出力チャ
ンネルと、ビデオＲＡＭ手段にデータを記憶させる入力
チャンネルとを備えており、前記ビデオＲＡＭ手段のア
ドレス手段と、走査すべき画素を表す前記走査回路から
の信号に応答して、前記アドレス手段に供給するアドレ
ス信号を創出し、前記走査すべき画素についてのデータ
を前記ビデオＲＡＭ手段に供給させる変換回路とを更に
有しており、該変換回路は、前記ビデオＲＡＭ手段の連
続アドレスを、２の整数乗の個数の画素を含むラスタの
走査線のセクションに一致させ、スクリーンの同一矩形
領域を形成する前記走査線のセクションが、スクリーン
幅の整数分の一に等しい幅と、２の整数乗の本数の連続
走査線からなる高さとを備えており、スクリーンの同一
矩形領域の幅が、２の整数乗以外の数で除したスクリー
ンの幅に等しいことを特徴とするディスプレイ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB90219205 | 1990-10-09 | ||
| GB909021920A GB9021920D0 (en) | 1990-10-09 | 1990-10-09 | Improvements in or relating to raster-scanned displays |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04299392A true JPH04299392A (ja) | 1992-10-22 |
Family
ID=10683424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3261759A Pending JPH04299392A (ja) | 1990-10-09 | 1991-10-09 | ラスタ走査形ディスプレイ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5311211A (ja) |
| EP (1) | EP0480564B1 (ja) |
| JP (1) | JPH04299392A (ja) |
| DE (1) | DE69109040T2 (ja) |
| GB (1) | GB9021920D0 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3394067B2 (ja) * | 1993-04-13 | 2003-04-07 | 株式会社日立国際電気 | 画像発生装置 |
| US5486876A (en) * | 1993-04-27 | 1996-01-23 | Array Microsystems, Inc. | Video interface unit for mapping physical image data to logical tiles |
| US5835952A (en) * | 1993-07-14 | 1998-11-10 | Matsushita Electric Industrial Co., Ltd. | Monolithic image data memory system and access method that utilizes multiple banks to hide precharge time |
| TW335466B (en) | 1995-02-28 | 1998-07-01 | Hitachi Ltd | Data processor and shade processor |
| US5815168A (en) * | 1995-06-23 | 1998-09-29 | Cirrus Logic, Inc. | Tiled memory addressing with programmable tile dimensions |
| US5796375A (en) * | 1996-08-02 | 1998-08-18 | Trans-Lux Corporation | Video display using field emission technology |
| US5841446A (en) * | 1996-11-01 | 1998-11-24 | Compaq Computer Corp. | Method and apparatus for address mapping of a video memory using tiling |
| US5999199A (en) * | 1997-11-12 | 1999-12-07 | Cirrus Logic, Inc. | Non-sequential fetch and store of XY pixel data in a graphics processor |
| US6031550A (en) * | 1997-11-12 | 2000-02-29 | Cirrus Logic, Inc. | Pixel data X striping in a graphics processor |
| JP3558118B2 (ja) * | 1998-12-22 | 2004-08-25 | 関西日本電気株式会社 | 集積回路装置および平面表示装置 |
| US6670960B1 (en) * | 2000-09-06 | 2003-12-30 | Koninklijke Philips Electronics N.V. | Data transfer between RGB and YCRCB color spaces for DCT interface |
| US6940523B1 (en) | 2000-11-15 | 2005-09-06 | Koninklijke Philips Electronics N.V. | On the fly data transfer between RGB and YCrCb color spaces for DCT interface |
| US6847370B2 (en) * | 2001-02-20 | 2005-01-25 | 3D Labs, Inc., Ltd. | Planar byte memory organization with linear access |
| US20020116852A1 (en) * | 2001-02-27 | 2002-08-29 | Kock Lori Ann | Mat for visual artwork and method of making same |
| GB2417577A (en) * | 2004-08-25 | 2006-03-01 | Imagination Tech Ltd | Memory controller with randomised bank selection |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE431597B (sv) * | 1982-06-24 | 1984-02-13 | Asea Ab | Anordning for presentation av grafisk information i form av symboler av godtycklig storlek pa en bildskerm |
| JPS59159196A (ja) * | 1983-02-24 | 1984-09-08 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | グラフイツク・デイスプレイ・システム |
| US4755810A (en) * | 1985-04-05 | 1988-07-05 | Tektronix, Inc. | Frame buffer memory |
| US4920504A (en) * | 1985-09-17 | 1990-04-24 | Nec Corporation | Display managing arrangement with a display memory divided into a matrix of memory blocks, each serving as a unit for display management |
| US4806921A (en) * | 1985-10-04 | 1989-02-21 | Ateq Corporation | Rasterizer for pattern generator |
| JPS6340189A (ja) * | 1986-08-05 | 1988-02-20 | ミノルタ株式会社 | アドレス変換方式 |
| US4958302A (en) * | 1987-08-18 | 1990-09-18 | Hewlett-Packard Company | Graphics frame buffer with pixel serializing group rotator |
| US4951230A (en) * | 1987-10-26 | 1990-08-21 | Tektronix, Inc. | Method and apparatus for tiling an image |
| US4935880A (en) * | 1987-12-24 | 1990-06-19 | Digital Equipment Corporation | Method of tiling a figure in graphics rendering system |
-
1990
- 1990-10-09 GB GB909021920A patent/GB9021920D0/en active Pending
-
1991
- 1991-07-22 EP EP91306664A patent/EP0480564B1/en not_active Expired - Lifetime
- 1991-07-22 DE DE69109040T patent/DE69109040T2/de not_active Expired - Fee Related
- 1991-09-25 US US07/765,623 patent/US5311211A/en not_active Expired - Lifetime
- 1991-10-09 JP JP3261759A patent/JPH04299392A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB9021920D0 (en) | 1990-11-21 |
| DE69109040T2 (de) | 1995-08-31 |
| EP0480564A3 (en) | 1992-07-22 |
| DE69109040D1 (de) | 1995-05-24 |
| EP0480564A2 (en) | 1992-04-15 |
| EP0480564B1 (en) | 1995-04-19 |
| US5311211A (en) | 1994-05-10 |
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