JP3316901B2 - データ分配回路 - Google Patents
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Memory System (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、同一信号線で入力して
くるデータを複数個のメモリに格納するデータ分配回路
に関するものであり、特に画像データなどの信号データ
の入力に関して有効である。
くるデータを複数個のメモリに格納するデータ分配回路
に関するものであり、特に画像データなどの信号データ
の入力に関して有効である。
【０００２】
【従来の技術】画像処理を実現する方法として画像をブ
ロック単位に分割して処理することが一般的に行われて
いるが、画像信号はデータ量が多く、高速な処理が要求
されるため、１つの集積回路の中に複数個のブロックを
取り込み、並列処理をして高速化を図っている。
ロック単位に分割して処理することが一般的に行われて
いるが、画像信号はデータ量が多く、高速な処理が要求
されるため、１つの集積回路の中に複数個のブロックを
取り込み、並列処理をして高速化を図っている。
【０００３】しかし、並列処理では高速な演算が実現で
きるという利点がある一方、複数組のアドレスとデータ
の入力ピンが必要となる。例えば、４個のメモリに８ビ
ットの画像データをそれぞれ６４個ずつ入力する場合、
アドレスが６ビット、データが８ビットでそれらが４組
あるので５６個の入力ピンが必要になる。LSIのピン数
には限りがあり、さらにピン数は少なくなるほど低コス
ト化が図れる上、入出力ピンの消費電力がLSI全体の消
費電力に占める割合いは多く、ピン数削減により低消費
化も図れる。
きるという利点がある一方、複数組のアドレスとデータ
の入力ピンが必要となる。例えば、４個のメモリに８ビ
ットの画像データをそれぞれ６４個ずつ入力する場合、
アドレスが６ビット、データが８ビットでそれらが４組
あるので５６個の入力ピンが必要になる。LSIのピン数
には限りがあり、さらにピン数は少なくなるほど低コス
ト化が図れる上、入出力ピンの消費電力がLSI全体の消
費電力に占める割合いは多く、ピン数削減により低消費
化も図れる。
【０００４】図１３は、従来のデータ分配回路の一構成
例を示しており、２１０はメモリである。
例を示しており、２１０はメモリである。
【０００５】以下に、図１３のデータ分配回路の動作を
説明する。まず、書き込み制御信号により入力するメモ
リ２１０のうちの１つを選択し、続いて選択されたメモ
リにデータとアドレスを入力する。
説明する。まず、書き込み制御信号により入力するメモ
リ２１０のうちの１つを選択し、続いて選択されたメモ
リにデータとアドレスを入力する。
【０００６】例えば、メモリ２１０の第１のメモリから
第４のメモリの４個のメモリに８×８ブロックの画素で
構成された画像データを入力する場合、まず、書き込み
制御信号により第１のメモリが選択され、第１のデータ
線からデータを入力すると共に、そのデータを格納する
アドレスを第１のアドレス線から入力し、６４個の８×
８ブロックの画像データの入力が終了する。次に書き込
み制御信号により第２のメモリが選択され、第２のデー
タ線からデータを入力すると共に、そのデータを格納す
るアドレスを第２のアドレス線から入力し、６４個の８
×８ブロックの画像データの入力が終了する。同様に第
３のメモリと第４のメモリにも順次データを入力し、４
つのメモリにデータの入力を完了する。
第４のメモリの４個のメモリに８×８ブロックの画素で
構成された画像データを入力する場合、まず、書き込み
制御信号により第１のメモリが選択され、第１のデータ
線からデータを入力すると共に、そのデータを格納する
アドレスを第１のアドレス線から入力し、６４個の８×
８ブロックの画像データの入力が終了する。次に書き込
み制御信号により第２のメモリが選択され、第２のデー
タ線からデータを入力すると共に、そのデータを格納す
るアドレスを第２のアドレス線から入力し、６４個の８
×８ブロックの画像データの入力が終了する。同様に第
３のメモリと第４のメモリにも順次データを入力し、４
つのメモリにデータの入力を完了する。
【０００７】
【発明が解決しようとする課題】このような従来のデー
タ分配回路では、各メモリ毎にデータとアドレスのピン
が必要となり、入力ピン数の増加とそれにともなうコス
トアップと消費電力の増大という問題があった。
タ分配回路では、各メモリ毎にデータとアドレスのピン
が必要となり、入力ピン数の増加とそれにともなうコス
トアップと消費電力の増大という問題があった。
【０００８】本発明は、上記課題を解決するもので、小
規模な回路により、入力ピン数の削減、ならびに低コス
ト化、低消費電力化が図れるデータ分配回路を提供する
ことを目的としている。
規模な回路により、入力ピン数の削減、ならびに低コス
ト化、低消費電力化が図れるデータ分配回路を提供する
ことを目的としている。
【０００９】
【課題を解決するための手段】本発明（請求項１）は、
上記目的を達成するため、同一信号線で入力される（２
n ×２ n ×２ m ×２ m ）個のデータに対して（２ m ×２ m ）個
のメモリにそれぞれ（２ n ×２ n ）個のデータを格納する
データ分配回路において、（２ m ×２ m ）個のメモリと
（ｎ＋ｎ＋ｍ＋ｍ）ビットのアドレスカウンタと書き込
み制御信号を作る書き込み制御回路と（ｎ＋ｉ）ビット
目と（ｎ＋ｍ＋ｉ）ビット目とを選択する第ｉのアドレ
ス選択器（ｉ：１≦ｉ≦ｎ）と（ｎ＋ｎ＋ｊ）ビット目
と（ｎ＋ｊ）ビット目とを選択する第ｊのメモリアドレ
ス選択器（ｊ：１≦ｊ≦ｍ）を設けている。
上記目的を達成するため、同一信号線で入力される（２
n ×２ n ×２ m ×２ m ）個のデータに対して（２ m ×２ m ）個
のメモリにそれぞれ（２ n ×２ n ）個のデータを格納する
データ分配回路において、（２ m ×２ m ）個のメモリと
（ｎ＋ｎ＋ｍ＋ｍ）ビットのアドレスカウンタと書き込
み制御信号を作る書き込み制御回路と（ｎ＋ｉ）ビット
目と（ｎ＋ｍ＋ｉ）ビット目とを選択する第ｉのアドレ
ス選択器（ｉ：１≦ｉ≦ｎ）と（ｎ＋ｎ＋ｊ）ビット目
と（ｎ＋ｊ）ビット目とを選択する第ｊのメモリアドレ
ス選択器（ｊ：１≦ｊ≦ｍ）を設けている。
【００１０】
【００１１】本発明（請求項２）は、同一信号線で入力
される（２n×２n×２m×２m）個のデータに対して、
（２m×２m）個のメモリにそれぞれ（２n×２n）個のデ
ータを格納するデータ分配回路において、（２m×２m）
個のメモリと（ｎ＋ｎ＋ｍ＋ｍ）ビットのアドレスカウ
ンタと書き込み制御信号を作る書き込み制御回路と（ｎ
＋ｉ）ビット目と（ｎ＋ｍ＋ｉ）ビット目とを選択する
第ｉのアドレス選択器（ｉ：１≦ｉ≦ｎ）と（ｎ＋ｎ＋
ｊ）ビット目と（ｎ＋ｊ）ビット目とを選択する第ｊの
メモリアドレス選択器（ｊ：１≦ｊ≦ｍ）と（２×ｎ＋
２×ｍ＋１）ビット目と（２×ｎ＋２×ｍ）ビット目と
を選択する終了信号選択器を設けている。
される（２n×２n×２m×２m）個のデータに対して、
（２m×２m）個のメモリにそれぞれ（２n×２n）個のデ
ータを格納するデータ分配回路において、（２m×２m）
個のメモリと（ｎ＋ｎ＋ｍ＋ｍ）ビットのアドレスカウ
ンタと書き込み制御信号を作る書き込み制御回路と（ｎ
＋ｉ）ビット目と（ｎ＋ｍ＋ｉ）ビット目とを選択する
第ｉのアドレス選択器（ｉ：１≦ｉ≦ｎ）と（ｎ＋ｎ＋
ｊ）ビット目と（ｎ＋ｊ）ビット目とを選択する第ｊの
メモリアドレス選択器（ｊ：１≦ｊ≦ｍ）と（２×ｎ＋
２×ｍ＋１）ビット目と（２×ｎ＋２×ｍ）ビット目と
を選択する終了信号選択器を設けている。
【００１２】本発明（請求項３）は、同一信号線で入力
されるデータに対して、４個のメモリにそれぞれ６４個
のデータを格納するデータ分配回路において、４個のメ
モリと９ビットのアドレスカウンタと書き込み制御信号
を作る書き込み制御回路と（３＋ｉ）ビット目と（４＋
ｉ）ビット目とを選択する第ｉのアドレス選択器（ｉ：
１≦ｉ≦３）と７ビット目と４ビット目とを選択する第
１のメモリアドレス選択器と９ビット目と８ビット目と
を選択する終了信号選択器を設けている。
されるデータに対して、４個のメモリにそれぞれ６４個
のデータを格納するデータ分配回路において、４個のメ
モリと９ビットのアドレスカウンタと書き込み制御信号
を作る書き込み制御回路と（３＋ｉ）ビット目と（４＋
ｉ）ビット目とを選択する第ｉのアドレス選択器（ｉ：
１≦ｉ≦３）と７ビット目と４ビット目とを選択する第
１のメモリアドレス選択器と９ビット目と８ビット目と
を選択する終了信号選択器を設けている。
【００１３】
【作用】本発明（請求項１）は、上記構成により、入力
方法信号が第ｉのアドレス選択器により（ｎ＋ｉ）ビッ
ト目を選択するときは、第ｊのメモリアドレス選択器に
より（ｎ＋ｎ＋ｊ）ビット目を選択し、第ｉのアドレス
選択器により（ｎ＋ｍ＋ｉ）ビット目を選択するとき
は、第ｊのメモリアドレス選択器により（ｎ＋ｊ）ビッ
ト目を選択し、データの入力が始まると前記アドレスカ
ウンタはデータの入力数をカウントし、アドレスカウン
タの１ビット目からｎビット目と第ｉのアドレス選択器
出力とは、２ 2*m 個のメモリにアドレスとして出力さ
れ、第ｊのメモリアドレス選択器出力とアドレスカウン
タの（ｎ＋ｎ＋ｍ＋１）ビット目から（ｎ＋ｎ＋ｍ＋
ｍ）ビット目とは、書き込み制御回路に入力され、書き
込み制御回路は２ 2*m 個のメモリに書き込み制御信号を
出力することにより、（２ n+m ×２ n+m ）個の矩形領域の
データ入力に対して、ブロック入力とラスタスキャン入
力のいずれの入力方法においても小規模な回路により
（２ m ×２ m ）個のメモリに分配できるものである。
方法信号が第ｉのアドレス選択器により（ｎ＋ｉ）ビッ
ト目を選択するときは、第ｊのメモリアドレス選択器に
より（ｎ＋ｎ＋ｊ）ビット目を選択し、第ｉのアドレス
選択器により（ｎ＋ｍ＋ｉ）ビット目を選択するとき
は、第ｊのメモリアドレス選択器により（ｎ＋ｊ）ビッ
ト目を選択し、データの入力が始まると前記アドレスカ
ウンタはデータの入力数をカウントし、アドレスカウン
タの１ビット目からｎビット目と第ｉのアドレス選択器
出力とは、２ 2*m 個のメモリにアドレスとして出力さ
れ、第ｊのメモリアドレス選択器出力とアドレスカウン
タの（ｎ＋ｎ＋ｍ＋１）ビット目から（ｎ＋ｎ＋ｍ＋
ｍ）ビット目とは、書き込み制御回路に入力され、書き
込み制御回路は２ 2*m 個のメモリに書き込み制御信号を
出力することにより、（２ n+m ×２ n+m ）個の矩形領域の
データ入力に対して、ブロック入力とラスタスキャン入
力のいずれの入力方法においても小規模な回路により
（２ m ×２ m ）個のメモリに分配できるものである。
【００１４】
【００１５】本発明（請求項２）は、上記構成により、
２2*m個のメモリに入力する場合と２m個のメモリに入力
する場合とを選択するメモリ数切り替え信号が前記終了
信号選択器により、２2*m個のメモリに入力する場合は
（ｎ＋ｎ＋ｍ＋ｍ＋１）ビット目を選択し、２m個のメ
モリに入力する場合は（ｎ＋ｎ＋ｍ＋ｍ）ビット目を選
択することにより、小規模な回路を付加することのみに
より、データを格納するメモリの数を制御することが可
能となり、処理したい対象ブロックが（２m×２m）個の
半分以下、すなわち（２m×２m-1）個以下の場合にデー
タを入力する時間が半分でよくなり、データ入力時間の
高速化が図れるものである。
２2*m個のメモリに入力する場合と２m個のメモリに入力
する場合とを選択するメモリ数切り替え信号が前記終了
信号選択器により、２2*m個のメモリに入力する場合は
（ｎ＋ｎ＋ｍ＋ｍ＋１）ビット目を選択し、２m個のメ
モリに入力する場合は（ｎ＋ｎ＋ｍ＋ｍ）ビット目を選
択することにより、小規模な回路を付加することのみに
より、データを格納するメモリの数を制御することが可
能となり、処理したい対象ブロックが（２m×２m）個の
半分以下、すなわち（２m×２m-1）個以下の場合にデー
タを入力する時間が半分でよくなり、データ入力時間の
高速化が図れるものである。
【００１６】本発明（請求項３）は、上記構成により、
入力方法信号が第ｉのアドレス選択器により（３＋ｉ）
ビット目を選択するときは、第１のメモリアドレス選択
器により７ビット目を選択し、第ｉのアドレス選択器に
より（４＋ｉ）ビット目を選択するときは、第１のメモ
リアドレス選択器により４ビット目を選択し、データの
入力が始まると前記アドレスカウンタによりデータの入
力数をカウントし、アドレスカウンタの１ビット目から
３ビット目と第ｉのアドレス選択器出力とは、４個のメ
モリにアドレスとして出力し、第１のメモリアドレス選
択器出力とアドレスカウンタの８ビット目を書き込み制
御回路に入力し、４個のメモリに書き込み制御信号を出
力し、４個のメモリに入力する場合と２個のメモリに入
力する場合とを選択するメモリ数切り替え信号が前記終
了信号選択器により、４個のメモリに入力する場合は９
ビット目を選択し、２個のメモリに入力する場合は８ビ
ット目を選択することにより、画像処理でしばしば用い
られるマクロ・ブロック単位の処理、すなわち１６×１
６の輝度信号１ブロックと８×８の色差信号２ブロック
に対して、ブロック入力とラスタスキャン入力のいずれ
の入力方法においても小規模な回路により実現できる
上、アドレスの入力ピンが必要ないため入力ピン数の削
減も図れる。
入力方法信号が第ｉのアドレス選択器により（３＋ｉ）
ビット目を選択するときは、第１のメモリアドレス選択
器により７ビット目を選択し、第ｉのアドレス選択器に
より（４＋ｉ）ビット目を選択するときは、第１のメモ
リアドレス選択器により４ビット目を選択し、データの
入力が始まると前記アドレスカウンタによりデータの入
力数をカウントし、アドレスカウンタの１ビット目から
３ビット目と第ｉのアドレス選択器出力とは、４個のメ
モリにアドレスとして出力し、第１のメモリアドレス選
択器出力とアドレスカウンタの８ビット目を書き込み制
御回路に入力し、４個のメモリに書き込み制御信号を出
力し、４個のメモリに入力する場合と２個のメモリに入
力する場合とを選択するメモリ数切り替え信号が前記終
了信号選択器により、４個のメモリに入力する場合は９
ビット目を選択し、２個のメモリに入力する場合は８ビ
ット目を選択することにより、画像処理でしばしば用い
られるマクロ・ブロック単位の処理、すなわち１６×１
６の輝度信号１ブロックと８×８の色差信号２ブロック
に対して、ブロック入力とラスタスキャン入力のいずれ
の入力方法においても小規模な回路により実現できる
上、アドレスの入力ピンが必要ないため入力ピン数の削
減も図れる。
【００１７】また、ピン数は少なくなるほど低コスト化
が図れる上、入出力ピンの消費電力がLSI全体の消費電
力に占める割合いは多く、ピン数削減により低消費化も
図れる。さらに、終了信号選択器１７０なる小規模な回
路を付加することのみにより、輝度信号の入力の場合は
４個のメモリ、色差信号の入力の場合は２個のメモリに
入力制御が可能となり、データ入力時間の高速化が図れ
るものである。
が図れる上、入出力ピンの消費電力がLSI全体の消費電
力に占める割合いは多く、ピン数削減により低消費化も
図れる。さらに、終了信号選択器１７０なる小規模な回
路を付加することのみにより、輝度信号の入力の場合は
４個のメモリ、色差信号の入力の場合は２個のメモリに
入力制御が可能となり、データ入力時間の高速化が図れ
るものである。
【００１８】
【実施例】以下、本発明の一実施例について説明する。
【００１９】まず、ｎｘ、ｎｙ、ｍｘ、ｍｙに関して、
図４を用いて説明する。１辺の画素数がそれぞれ（２
nx+mx）画素と（２my+ny）画素で構成された矩形の領域
を持つ画像信号３００に対して、１辺の画素数がそれぞ
れ（２nx）画素と（２ny）画素で構成された矩形の領域
にブロック分割した画像信号３１０に分割して、それぞ
れを１つのメモリに格納する。そのためメモリは（２
mx+my）個必要である。
図４を用いて説明する。１辺の画素数がそれぞれ（２
nx+mx）画素と（２my+ny）画素で構成された矩形の領域
を持つ画像信号３００に対して、１辺の画素数がそれぞ
れ（２nx）画素と（２ny）画素で構成された矩形の領域
にブロック分割した画像信号３１０に分割して、それぞ
れを１つのメモリに格納する。そのためメモリは（２
mx+my）個必要である。
【００２０】ｍｘ＋ｍｙ＝２、ｎｘ＋ｎｙ＝４の場合、
すなわち４個のメモリにそれぞれ１６個のデータを格納
する場合について図１、図２、図３を参照しながら説明
する。
すなわち４個のメモリにそれぞれ１６個のデータを格納
する場合について図１、図２、図３を参照しながら説明
する。
【００２１】図１、図２、図３に示すように、１はスイ
ッチ回路、２は書き込み制御回路、３は６ビットのアド
レスカウンタ、１０はメモリ、２０は制御回路であり、
図１は図３の制御回路２０であり、図２は図１のスイッ
チ回路１である。
ッチ回路、２は書き込み制御回路、３は６ビットのアド
レスカウンタ、１０はメモリ、２０は制御回路であり、
図１は図３の制御回路２０であり、図２は図１のスイッ
チ回路１である。
【００２２】上記構成において、同一信号線で入力して
くるデータに対して、ｍｘ＝２、ｍｙ＝０、ｎｘ＝１、
ｎｙ＝３の場合についての動作を説明する。
くるデータに対して、ｍｘ＝２、ｍｙ＝０、ｎｘ＝１、
ｎｙ＝３の場合についての動作を説明する。
【００２３】このスイッチ回路では、図２のようにいず
れのビットも選択器により選択可能になっているが、出
力として同じビットが出力されることがないように、入
力方法信号で制御している。
れのビットも選択器により選択可能になっているが、出
力として同じビットが出力されることがないように、入
力方法信号で制御している。
【００２４】まず、入力方法信号により、アドレスカウ
ンタ３の１ビット目は第１の出力ビット、２ビット目は
第５の出力ビット、３ビット目は第６の出力ビット、４
ビット目は第２の出力ビット、５ビット目は第３の出力
ビット、６ビット目は第４の出力ビットにそれぞれ出力
されるように各アドレス選択器４は設定される。
ンタ３の１ビット目は第１の出力ビット、２ビット目は
第５の出力ビット、３ビット目は第６の出力ビット、４
ビット目は第２の出力ビット、５ビット目は第３の出力
ビット、６ビット目は第４の出力ビットにそれぞれ出力
されるように各アドレス選択器４は設定される。
【００２５】すなわち、アドレスカウンタの１ビット目
と上位３ビットの計４ビットがアドレスとして各メモリ
に出力され、アドレスカウンタの２ビット目と３ビット
目の計２ビットが書き込み制御回路２に出力される。デ
ータの入力が始まるとアドレスカウンタ３はデータの入
力数をカウントし、入力されたデータは、書き込み制御
回路２が指定したメモリに書き込まれる。
と上位３ビットの計４ビットがアドレスとして各メモリ
に出力され、アドレスカウンタの２ビット目と３ビット
目の計２ビットが書き込み制御回路２に出力される。デ
ータの入力が始まるとアドレスカウンタ３はデータの入
力数をカウントし、入力されたデータは、書き込み制御
回路２が指定したメモリに書き込まれる。
【００２６】このｍｘ＝２、ｍｙ＝０、ｎｘ＝１、ｎｙ
＝３の場合は、最初の２個のデータが第１のメモリに書
き込まれ、次の３番目と４番目の２個のデータが第２の
メモリに書き込まれ、５番目と６番目の２個のデータが
第３のメモリに書き込まれ、７番目と８番目の２個のデ
ータが第４のメモリに書き込まれる。そして、９番目と
１０番目の２個のデータはまた第１のメモリに書き込ま
れ、これ以降同様にデータが２個書き込まれたら、次の
メモリに書き込みが移る。
＝３の場合は、最初の２個のデータが第１のメモリに書
き込まれ、次の３番目と４番目の２個のデータが第２の
メモリに書き込まれ、５番目と６番目の２個のデータが
第３のメモリに書き込まれ、７番目と８番目の２個のデ
ータが第４のメモリに書き込まれる。そして、９番目と
１０番目の２個のデータはまた第１のメモリに書き込ま
れ、これ以降同様にデータが２個書き込まれたら、次の
メモリに書き込みが移る。
【００２７】このようにして、同一信号線で入力してく
る（２1×２3×２2×２0）個のデータに対して、（２2
×２0）個のメモリにそれぞれ（２1×２3）個のデータ
を格納することができる。なお、同一信号線で入力して
くる（２nx×２ny×２mx×２my）個のデータに対して、
（２mx×２my）個のメモリにそれぞれ（２nx×２ny）個
のデータを格納するデータ分配回路においても、この例
から容易に実現できる。
る（２1×２3×２2×２0）個のデータに対して、（２2
×２0）個のメモリにそれぞれ（２1×２3）個のデータ
を格納することができる。なお、同一信号線で入力して
くる（２nx×２ny×２mx×２my）個のデータに対して、
（２mx×２my）個のメモリにそれぞれ（２nx×２ny）個
のデータを格納するデータ分配回路においても、この例
から容易に実現できる。
【００２８】このように、このデータ分配回路によれ
ば、（２nx×２ny×２mx×２my）個の矩形領域のデータ
入力に対して、小規模な回路により（２mx×２my）個の
メモリに分配できる上、アドレスの入力ピンが必要ない
ため入力ピン数の削減も図れる。また、ピン数は少なく
なるほど低コスト化が図れる上、入出力ピンの消費電力
がＬＳＩ全体の消費電力に占める割合いは多く、ピン数
削減により低消費電力化も図れる。
ば、（２nx×２ny×２mx×２my）個の矩形領域のデータ
入力に対して、小規模な回路により（２mx×２my）個の
メモリに分配できる上、アドレスの入力ピンが必要ない
ため入力ピン数の削減も図れる。また、ピン数は少なく
なるほど低コスト化が図れる上、入出力ピンの消費電力
がＬＳＩ全体の消費電力に占める割合いは多く、ピン数
削減により低消費電力化も図れる。
【００２９】次に本発明の第１実施例について説明す
る。第１実施例は、ｍとｎに関して、図４のｍｘ＝ｍｙ
＝ｍ、ｎｘ＝ｎｙ＝ｎとした場合と同様である。すなわ
ち、１辺が（２n+m）画素で構成された正方形の領域を
持つ画像信号に対して、それを１辺が２n画素で構成さ
れた正方形の領域にブロック分割した画像信号に分割し
て、それぞれを１つのメモリに格納することを意味して
いる。
る。第１実施例は、ｍとｎに関して、図４のｍｘ＝ｍｙ
＝ｍ、ｎｘ＝ｎｙ＝ｎとした場合と同様である。すなわ
ち、１辺が（２n+m）画素で構成された正方形の領域を
持つ画像信号に対して、それを１辺が２n画素で構成さ
れた正方形の領域にブロック分割した画像信号に分割し
て、それぞれを１つのメモリに格納することを意味して
いる。
【００３０】本発明（請求項１）のｍ＝１、ｎ＝２の場
合の第１実施例について、図３、図５、図６、図７を参
照しながら説明する。
合の第１実施例について、図３、図５、図６、図７を参
照しながら説明する。
【００３１】図３、図５に示すように、１０はメモリ、
２０は制御回路、３０は６ビットのアドレスカウンタ、
４１は３ビット目と４ビット目とを選択する第１のアド
レス選択器、４２は４ビット目と５ビット目とを選択す
る第２のアドレス選択器、５１は５ビット目と３ビット
目とを選択するメモリアドレス選択器、６０は書き込み
制御回路であり、図５は図３の制御回路２０である。
２０は制御回路、３０は６ビットのアドレスカウンタ、
４１は３ビット目と４ビット目とを選択する第１のアド
レス選択器、４２は４ビット目と５ビット目とを選択す
る第２のアドレス選択器、５１は５ビット目と３ビット
目とを選択するメモリアドレス選択器、６０は書き込み
制御回路であり、図５は図３の制御回路２０である。
【００３２】上記構成において、同一信号線で入力して
くるデータに対して、ｍ＝１、ｎ＝２の場合、すなわち
４個のメモリにそれぞれ１６個のデータを格納する場合
についての動作を説明する。
くるデータに対して、ｍ＝１、ｎ＝２の場合、すなわち
４個のメモリにそれぞれ１６個のデータを格納する場合
についての動作を説明する。
【００３３】入力方法は、図６（a）のようにブロック
単位で入力（以後ブロック入力と呼ぶ）する場合と図６
（b）のようにブロック間にまたがってラスタスキャン
入力（以後ラスタスキャン入力と呼ぶ）する場合の２種
類がある。この２種類の入力方法を選択するのが入力方
法信号であり、第１のアドレス選択器４１により３ビッ
ト目、第２のアドレス選択器４２により４ビット目、メ
モリアドレス選択器５１により５ビット目を選択する場
合が図６（a）のブロック入力であり、第１のアドレス
選択器４１により４ビット目、第２のアドレス選択器４
２により５ビット目、メモリアドレス選択器５１により
３ビット目を選択する場合が図６（b）のラスタスキャ
ン入力である。
単位で入力（以後ブロック入力と呼ぶ）する場合と図６
（b）のようにブロック間にまたがってラスタスキャン
入力（以後ラスタスキャン入力と呼ぶ）する場合の２種
類がある。この２種類の入力方法を選択するのが入力方
法信号であり、第１のアドレス選択器４１により３ビッ
ト目、第２のアドレス選択器４２により４ビット目、メ
モリアドレス選択器５１により５ビット目を選択する場
合が図６（a）のブロック入力であり、第１のアドレス
選択器４１により４ビット目、第２のアドレス選択器４
２により５ビット目、メモリアドレス選択器５１により
３ビット目を選択する場合が図６（b）のラスタスキャ
ン入力である。
【００３４】まず、入力方法信号でブロック入力を指定
した場合、第１のアドレス選択器４１は３ビット目、第
２のアドレス選択器４２は４ビット目、メモリアドレス
選択器５１は５ビット目が選択される。
した場合、第１のアドレス選択器４１は３ビット目、第
２のアドレス選択器４２は４ビット目、メモリアドレス
選択器５１は５ビット目が選択される。
【００３５】すなわち、アドレスとしてアドレスカウン
タの下位４ビットがメモリ１０の各メモリに入力され、
メモリアドレスとしてアドレスカウンタの下位から５ビ
ット目が書き込み制御回路６０に入力されるように各選
択器は設定される。データの入力が始まるとアドレスカ
ウンタ３０はデータの入力数をカウントし、入力された
データは、メモリアドレス選択器５１の出力であるアド
レスカウンタ３０の下位から５ビット目とアドレスカウ
ンタ３０の最上位ビットを書き込み制御回路６０により
デコードし、書き込み制御信号としてメモリ１０の各メ
モリに入力される。
タの下位４ビットがメモリ１０の各メモリに入力され、
メモリアドレスとしてアドレスカウンタの下位から５ビ
ット目が書き込み制御回路６０に入力されるように各選
択器は設定される。データの入力が始まるとアドレスカ
ウンタ３０はデータの入力数をカウントし、入力された
データは、メモリアドレス選択器５１の出力であるアド
レスカウンタ３０の下位から５ビット目とアドレスカウ
ンタ３０の最上位ビットを書き込み制御回路６０により
デコードし、書き込み制御信号としてメモリ１０の各メ
モリに入力される。
【００３６】図７（a）にブロック入力の場合のデータ
の入力順序を模式的に示す。「第１のメモリ」と書かれ
ている部分が、第１のメモリにデータが書き込まれる区
間であることを示す。「第２のメモリ」、「第３のメモ
リ」、「第４のメモリ」と書かれている部分も同様の意
味を示す。
の入力順序を模式的に示す。「第１のメモリ」と書かれ
ている部分が、第１のメモリにデータが書き込まれる区
間であることを示す。「第２のメモリ」、「第３のメモ
リ」、「第４のメモリ」と書かれている部分も同様の意
味を示す。
【００３７】次に、入力方法信号でラスタスキャン入力
を指定した場合、第１のアドレス選択器４１は４ビット
目、第２のアドレス選択器４２は５ビット目、メモリア
ドレス選択器５１は３ビット目を選択される。
を指定した場合、第１のアドレス選択器４１は４ビット
目、第２のアドレス選択器４２は５ビット目、メモリア
ドレス選択器５１は３ビット目を選択される。
【００３８】すなわち、アドレスとしてアドレスカウン
タの下位２ビットと下位から４ビット目と５ビット目が
メモリ１０の各メモリに入力され、メモリアドレスとし
てアドレスカウンタの下位から３ビット目が書き込み制
御回路６０に入力されるように各選択器は設定される。
タの下位２ビットと下位から４ビット目と５ビット目が
メモリ１０の各メモリに入力され、メモリアドレスとし
てアドレスカウンタの下位から３ビット目が書き込み制
御回路６０に入力されるように各選択器は設定される。
【００３９】データの入力が始まるとアドレスカウンタ
３０はデータの入力数をカウントし、入力されたデータ
は、メモリアドレス選択器５１の出力であるアドレスカ
ウンタ３０の下位から３ビット目とアドレスカウンタ３
０の最上位ビットを書き込み制御回路６０によりデコー
ドし、書き込み制御信号としてメモリ１０の各メモリに
入力される。
３０はデータの入力数をカウントし、入力されたデータ
は、メモリアドレス選択器５１の出力であるアドレスカ
ウンタ３０の下位から３ビット目とアドレスカウンタ３
０の最上位ビットを書き込み制御回路６０によりデコー
ドし、書き込み制御信号としてメモリ１０の各メモリに
入力される。
【００４０】図７（b）にブロック入力の場合のデータ
の入力順序を模式的に示す。「１」と書かれている部分
が書き込み制御信号により第１のメモリが選択され、第
１のメモリにデータが書き込まれる区間であることを示
す。「２」、「３」、「４」と書かれている部分も同様
の意味を示す。
の入力順序を模式的に示す。「１」と書かれている部分
が書き込み制御信号により第１のメモリが選択され、第
１のメモリにデータが書き込まれる区間であることを示
す。「２」、「３」、「４」と書かれている部分も同様
の意味を示す。
【００４１】このようにして、同一信号線で入力してく
る（２2×２2×２1×２1）個のデータに対して、（２1
×２1）個のメモリにそれぞれ（２2×２2）個のデータ
を格納することができる。なお、同一信号線で入力して
くる（２n×２n×２m×２m）個のデータに対して、（２
m×２m）個のメモリにそれぞれ（２n×２n）個のデータ
を格納するデータ分配回路においても、この実施例から
容易に実現できる。
る（２2×２2×２1×２1）個のデータに対して、（２1
×２1）個のメモリにそれぞれ（２2×２2）個のデータ
を格納することができる。なお、同一信号線で入力して
くる（２n×２n×２m×２m）個のデータに対して、（２
m×２m）個のメモリにそれぞれ（２n×２n）個のデータ
を格納するデータ分配回路においても、この実施例から
容易に実現できる。
【００４２】このように、本実施例のデータ分配回路に
よれば、（２n+m×２n+m）個の正方形の領域のデータ入
力に対して、ブロック入力とラスタスキャン入力のいず
れの入力方法においても小規模な回路により（２m×
２m）個のメモリに分配できる上、アドレスの入力ピン
が必要ないため入力ピン数の削減も図れる。また、ピン
数は少なくなるほど低コスト化が図れる上、入出力ピン
の消費電力がＬＳＩ全体の消費電力に占める割合いは多
く、ピン数削減により低消費電力化も図れる。
よれば、（２n+m×２n+m）個の正方形の領域のデータ入
力に対して、ブロック入力とラスタスキャン入力のいず
れの入力方法においても小規模な回路により（２m×
２m）個のメモリに分配できる上、アドレスの入力ピン
が必要ないため入力ピン数の削減も図れる。また、ピン
数は少なくなるほど低コスト化が図れる上、入出力ピン
の消費電力がＬＳＩ全体の消費電力に占める割合いは多
く、ピン数削減により低消費電力化も図れる。
【００４３】次に本発明（請求項２）のｍ＝１、ｎ＝２
の場合の第２実施例について、図８、図９、図１０を参
照しながら説明する。
の場合の第２実施例について、図８、図９、図１０を参
照しながら説明する。
【００４４】図８、図９に示すように、２１は制御回
路、７０は６ビット目と７ビット目を選択する終了信号
選択器であり、それ以外の構成要素は第１実施例の構成
と同様である。
路、７０は６ビット目と７ビット目を選択する終了信号
選択器であり、それ以外の構成要素は第１実施例の構成
と同様である。
【００４５】上記構成において、同一信号線で入力して
くるデータに対して、ｍ＝１、ｎ＝２の場合、すなわち
４個のメモリにそれぞれ１６個のデータを格納する場合
についての動作を説明する。
くるデータに対して、ｍ＝１、ｎ＝２の場合、すなわち
４個のメモリにそれぞれ１６個のデータを格納する場合
についての動作を説明する。
【００４６】入力方法は、第１実施例と同様、図６
（ａ）のように入力するブロック入力と図６（ｂ）のよ
うに入力するラスタスキャン入力の２種類である。
（ａ）のように入力するブロック入力と図６（ｂ）のよ
うに入力するラスタスキャン入力の２種類である。
【００４７】メモリ数切り替え信号は、メモリ１の４個
のメモリ全てにデータを格納する場合とメモリ１の２個
のメモリにデータを格納する場合の２種類がある。この
２種類のメモリ数切り替え信号により終了信号選択器７
０は４個のメモリに入力する場合は７ビット目を選択
し、２個のメモリに入力する場合は６ビット目を選択す
る。
のメモリ全てにデータを格納する場合とメモリ１の２個
のメモリにデータを格納する場合の２種類がある。この
２種類のメモリ数切り替え信号により終了信号選択器７
０は４個のメモリに入力する場合は７ビット目を選択
し、２個のメモリに入力する場合は６ビット目を選択す
る。
【００４８】終了信号選択器７０により７ビット目を選
択し、４個のメモリに入力する場合は第１実施例の動作
と同様である。
択し、４個のメモリに入力する場合は第１実施例の動作
と同様である。
【００４９】終了信号選択器７０により６ビット目を選
択し、２個のメモリに入力する場合の動作を以下に説明
する。
択し、２個のメモリに入力する場合の動作を以下に説明
する。
【００５０】まず、入力方法信号でブロック入力を指定
した場合、第１のアドレス選択器４１は３ビット目、第
２のアドレス選択器４２は４ビット目、メモリアドレス
選択器５１は５ビット目が選択される。
した場合、第１のアドレス選択器４１は３ビット目、第
２のアドレス選択器４２は４ビット目、メモリアドレス
選択器５１は５ビット目が選択される。
【００５１】すなわち、アドレスとしてアドレスカウン
タの下位４ビットがメモリ１０の各メモリに入力され、
メモリアドレスとしてアドレスカウンタの下位から５ビ
ット目が書き込み制御回路６０に入力されるように各選
択器は設定される。データの入力が始まるとアドレスカ
ウンタ３０はデータの入力数をカウントし、入力された
データは、メモリアドレス選択器５１の出力であるアド
レスカウンタ３０の下位から５ビット目とアドレスカウ
ンタ３０の上位２ビットを書き込み制御回路６０により
デコードし、書き込み制御信号としてメモリ１０の各メ
モリに入力される。
タの下位４ビットがメモリ１０の各メモリに入力され、
メモリアドレスとしてアドレスカウンタの下位から５ビ
ット目が書き込み制御回路６０に入力されるように各選
択器は設定される。データの入力が始まるとアドレスカ
ウンタ３０はデータの入力数をカウントし、入力された
データは、メモリアドレス選択器５１の出力であるアド
レスカウンタ３０の下位から５ビット目とアドレスカウ
ンタ３０の上位２ビットを書き込み制御回路６０により
デコードし、書き込み制御信号としてメモリ１０の各メ
モリに入力される。
【００５２】図１０（a）にブロック入力の場合のデー
タの入力順序を模式的に示す。「第１のメモリ」と書か
れている部分が、第１のメモリにデータが書き込まれる
区間であることを示す。「第２のメモリ」と書かれてい
る部分も同様の意味を示す。メモリ１０の２個のメモリ
にそれぞれ１６個のデータの格納が済むとアドレスカウ
ンタ３０の６ビット目の終了信号により、書き込み制御
回路６０の出力である書き込み制御信号を通じてメモリ
１０の各メモリへのデータの書き込みが禁止されデータ
の入力が終了する。
タの入力順序を模式的に示す。「第１のメモリ」と書か
れている部分が、第１のメモリにデータが書き込まれる
区間であることを示す。「第２のメモリ」と書かれてい
る部分も同様の意味を示す。メモリ１０の２個のメモリ
にそれぞれ１６個のデータの格納が済むとアドレスカウ
ンタ３０の６ビット目の終了信号により、書き込み制御
回路６０の出力である書き込み制御信号を通じてメモリ
１０の各メモリへのデータの書き込みが禁止されデータ
の入力が終了する。
【００５３】次に、入力方法信号でラスタスキャン入力
を指定した場合、第１のアドレス選択器４１は４ビット
目、第２のアドレス選択器４２は５ビット目、メモリア
ドレス選択器５１は３ビット目を選択される。
を指定した場合、第１のアドレス選択器４１は４ビット
目、第２のアドレス選択器４２は５ビット目、メモリア
ドレス選択器５１は３ビット目を選択される。
【００５４】すなわち、アドレスとしてアドレスカウン
タの下位２ビットと下位から４ビット目と５ビット目が
メモリ１０の各メモリに入力され、メモリアドレスとし
てアドレスカウンタの下位から３ビット目が書き込み制
御回路６０に入力されるように各選択器は設定される。
タの下位２ビットと下位から４ビット目と５ビット目が
メモリ１０の各メモリに入力され、メモリアドレスとし
てアドレスカウンタの下位から３ビット目が書き込み制
御回路６０に入力されるように各選択器は設定される。
【００５５】データの入力が始まるとアドレスカウンタ
３０はデータの入力数をカウントし、入力されたデータ
は、メモリアドレス選択器５１の出力であるアドレスカ
ウンタ３０の下位から３ビット目とアドレスカウンタ３
０の上位２ビットを書き込み制御回路６０によりデコー
ドし、書き込み制御信号としてメモリ１０の各メモリに
入力される。
３０はデータの入力数をカウントし、入力されたデータ
は、メモリアドレス選択器５１の出力であるアドレスカ
ウンタ３０の下位から３ビット目とアドレスカウンタ３
０の上位２ビットを書き込み制御回路６０によりデコー
ドし、書き込み制御信号としてメモリ１０の各メモリに
入力される。
【００５６】図１０（b）にブロック入力の場合のデー
タの入力順序を模式的に示す。「１」と書かれている部
分が、第１のメモリにデータが書き込まれる区間である
ことを示す。「２」と書かれている部分も同様の意味を
示す。メモリ１０の２個のメモリにそれぞれ１６個のデ
ータの格納が済むとアドレスカウンタ３０の６ビット目
の終了信号により、書き込み制御回路６０の出力である
書き込み制御信号を通じてメモリ１０の各メモリへデー
タの書き込みが禁止されデータの入力が終了する。
タの入力順序を模式的に示す。「１」と書かれている部
分が、第１のメモリにデータが書き込まれる区間である
ことを示す。「２」と書かれている部分も同様の意味を
示す。メモリ１０の２個のメモリにそれぞれ１６個のデ
ータの格納が済むとアドレスカウンタ３０の６ビット目
の終了信号により、書き込み制御回路６０の出力である
書き込み制御信号を通じてメモリ１０の各メモリへデー
タの書き込みが禁止されデータの入力が終了する。
【００５７】このようにして、同一信号線で入力してく
る（２2×２2×２1×２1）個のデータに対して、（２1
×２1）個のメモリにそれぞれ（２2×２2）個のデータ
を格納することも、（２1×２0）個のメモリにそれぞれ
（２2×２2）個のデータを格納することも、１個の選択
器を設けることにより選択可能となる。なお、同一信号
線で入力してくる（２n×２n×２m×２m）個のデータに
対して、（２m×２m）個のメモリにそれぞれ（２n×
２n）個のデータを格納することも、（２m×２mー1）個
のメモリにそれぞれ（２n×２n）個のデータを格納する
こともできるデータ分配回路においても、この実施例か
ら容易に実現できる。
る（２2×２2×２1×２1）個のデータに対して、（２1
×２1）個のメモリにそれぞれ（２2×２2）個のデータ
を格納することも、（２1×２0）個のメモリにそれぞれ
（２2×２2）個のデータを格納することも、１個の選択
器を設けることにより選択可能となる。なお、同一信号
線で入力してくる（２n×２n×２m×２m）個のデータに
対して、（２m×２m）個のメモリにそれぞれ（２n×
２n）個のデータを格納することも、（２m×２mー1）個
のメモリにそれぞれ（２n×２n）個のデータを格納する
こともできるデータ分配回路においても、この実施例か
ら容易に実現できる。
【００５８】このように、第２実施例のデータ分配回路
によれば、第１実施例に終了信号選択器７０なる小規模
な回路を付加することのみにより、データを格納するメ
モリの数を制御することが可能となり、処理したい対象
ブロックが（２m×２m）個の半分以下、すなわち（２m
×２m-1）個以下の場合にデータを入力する時間が半分
でよくなり、データ入力時間の高速化が図れる。
によれば、第１実施例に終了信号選択器７０なる小規模
な回路を付加することのみにより、データを格納するメ
モリの数を制御することが可能となり、処理したい対象
ブロックが（２m×２m）個の半分以下、すなわち（２m
×２m-1）個以下の場合にデータを入力する時間が半分
でよくなり、データ入力時間の高速化が図れる。
【００５９】次に本発明の第３実施例について、図１
１、図１２を参照しながら説明する。
１、図１２を参照しながら説明する。
【００６０】図に示すように、１１０はメモリ、１２０
は制御回路、１３０は９ビットのアドレスカウンタ、１
４１は４ビット目と５ビット目とを選択する第１のアド
レス選択器、１４２は５ビット目と６ビット目とを選択
する第２のアドレス選択器、１４３は６ビット目と７ビ
ット目とを選択する第３のアドレス選択器、１５１は７
ビット目と４ビット目とを選択するメモリアドレス選択
器、１６０は書き込み制御回路、１７０は８ビット目と
９ビット目を選択する終了信号選択器である。
は制御回路、１３０は９ビットのアドレスカウンタ、１
４１は４ビット目と５ビット目とを選択する第１のアド
レス選択器、１４２は５ビット目と６ビット目とを選択
する第２のアドレス選択器、１４３は６ビット目と７ビ
ット目とを選択する第３のアドレス選択器、１５１は７
ビット目と４ビット目とを選択するメモリアドレス選択
器、１６０は書き込み制御回路、１７０は８ビット目と
９ビット目を選択する終了信号選択器である。
【００６１】上記構成において、同一信号線で入力して
くるデータに対して、第２実施例のｍ＝１、ｎ＝３の場
合、すなわち４個のメモリにそれぞれ６４個のデータを
格納する場合についての動作を説明する。
くるデータに対して、第２実施例のｍ＝１、ｎ＝３の場
合、すなわち４個のメモリにそれぞれ６４個のデータを
格納する場合についての動作を説明する。
【００６２】入力方法は、第１実施例と同様、図６
（ａ）のように入力するブロック入力と図６（ｂ）のよ
うに入力するラスタスキャン入力の２種類である。
（ａ）のように入力するブロック入力と図６（ｂ）のよ
うに入力するラスタスキャン入力の２種類である。
【００６３】メモリ数切り替え信号は、第２実施例と同
様、メモリ１の４個のメモリ全てにデータを格納する場
合とメモリ１の２個のメモリにデータを格納する場合の
２種類がある。この２種類はメモリ数切り替え信号によ
り終了信号選択器１７０は４個のメモリに入力する場合
は９ビット目を選択し、２個のメモリに入力する場合は
８ビット目を選択する。
様、メモリ１の４個のメモリ全てにデータを格納する場
合とメモリ１の２個のメモリにデータを格納する場合の
２種類がある。この２種類はメモリ数切り替え信号によ
り終了信号選択器１７０は４個のメモリに入力する場合
は９ビット目を選択し、２個のメモリに入力する場合は
８ビット目を選択する。
【００６４】最初に、終了信号選択器１７０により９ビ
ット目を選択し、４個のメモリに入力する場合の実施例
の動作を以下に示す。
ット目を選択し、４個のメモリに入力する場合の実施例
の動作を以下に示す。
【００６５】まず、入力方法信号でブロック入力を指定
した場合、第１のアドレス選択器１４１は４ビット目、
第２のアドレス選択器１４２は５ビット目、第３のアド
レス選択器１４３は６ビット目、メモリアドレス選択器
１５１は７ビット目が選択される。
した場合、第１のアドレス選択器１４１は４ビット目、
第２のアドレス選択器１４２は５ビット目、第３のアド
レス選択器１４３は６ビット目、メモリアドレス選択器
１５１は７ビット目が選択される。
【００６６】すなわち、アドレスとしてアドレスカウン
タの下位６ビットがメモリ１１０の各メモリに入力さ
れ、メモリアドレスとしてアドレスカウンタの下位から
７ビット目が書き込み制御回路１６０に入力されるよう
に各選択器は設定される。データの入力が始まるとアド
レスカウンタ１３０はデータの入力数をカウントし、入
力されたデータは、メモリアドレス選択器１５１の出力
であるアドレスカウンタ１３０の下位から７ビット目と
アドレスカウンタ１３０の上位２ビットを書き込み制御
回路１６０によりデコードし、書き込み制御信号として
メモリ１１０の各メモリに入力される。
タの下位６ビットがメモリ１１０の各メモリに入力さ
れ、メモリアドレスとしてアドレスカウンタの下位から
７ビット目が書き込み制御回路１６０に入力されるよう
に各選択器は設定される。データの入力が始まるとアド
レスカウンタ１３０はデータの入力数をカウントし、入
力されたデータは、メモリアドレス選択器１５１の出力
であるアドレスカウンタ１３０の下位から７ビット目と
アドレスカウンタ１３０の上位２ビットを書き込み制御
回路１６０によりデコードし、書き込み制御信号として
メモリ１１０の各メモリに入力される。
【００６７】ブロック入力の場合のデータの入力順序
は、第１実施例と同様であり図７（ａ）に模式的に示
す。メモリ１１０の４個のメモリにそれぞれ６４個のデ
ータの格納が済むとアドレスカウンタ１３０の９ビット
目の終了信号により、書き込み制御回路１６０の出力で
ある書き込み制御信号を通じてメモリ１１０の各メモリ
へデータの書き込みが禁止されデータの入力が終了す
る。
は、第１実施例と同様であり図７（ａ）に模式的に示
す。メモリ１１０の４個のメモリにそれぞれ６４個のデ
ータの格納が済むとアドレスカウンタ１３０の９ビット
目の終了信号により、書き込み制御回路１６０の出力で
ある書き込み制御信号を通じてメモリ１１０の各メモリ
へデータの書き込みが禁止されデータの入力が終了す
る。
【００６８】次に、入力方法信号でラスタスキャン入力
を指定した場合、第１のアドレス選択器１４１は５ビッ
ト目、第２のアドレス選択器１４２は６ビット目、第３
のアドレス選択器１４３は７ビット目、メモリアドレス
選択器１５１は４ビット目を選択される。すなわち、ア
ドレスとしてアドレスカウンタの下位３ビットと下位か
ら５ビット目、６ビット目、７ビット目がメモリ１１０
の各メモリに入力され、メモリアドレスとしてアドレス
カウンタの下位から４ビット目が書き込み制御回路１６
０に入力されるように各選択器は設定される。データの
入力が始まるとアドレスカウンタ１３０はデータの入力
数をカウントし、入力されたデータは、メモリアドレス
選択器１５１の出力であるアドレスカウンタ１３０の下
位から４ビット目とアドレスカウンタ１３０の上位２ビ
ットを書き込み制御回路１６０によりデコードし、書き
込み制御信号としてメモリ１１０の各メモリに入力され
る。
を指定した場合、第１のアドレス選択器１４１は５ビッ
ト目、第２のアドレス選択器１４２は６ビット目、第３
のアドレス選択器１４３は７ビット目、メモリアドレス
選択器１５１は４ビット目を選択される。すなわち、ア
ドレスとしてアドレスカウンタの下位３ビットと下位か
ら５ビット目、６ビット目、７ビット目がメモリ１１０
の各メモリに入力され、メモリアドレスとしてアドレス
カウンタの下位から４ビット目が書き込み制御回路１６
０に入力されるように各選択器は設定される。データの
入力が始まるとアドレスカウンタ１３０はデータの入力
数をカウントし、入力されたデータは、メモリアドレス
選択器１５１の出力であるアドレスカウンタ１３０の下
位から４ビット目とアドレスカウンタ１３０の上位２ビ
ットを書き込み制御回路１６０によりデコードし、書き
込み制御信号としてメモリ１１０の各メモリに入力され
る。
【００６９】ブロック入力の場合のデータの入力順序
は、第１実施例と同様であり図７（ｂ）に模式的に示
す。メモリ１１０の４個のメモリにそれぞれ６４個のデ
ータの格納が済むとアドレスカウンタ１３０の９ビット
目の終了信号により、書き込み制御回路１６０の出力で
ある書き込み制御信号を通じてメモリ１１０の各メモリ
へデータの書き込みが禁止されデータの入力が終了す
る。
は、第１実施例と同様であり図７（ｂ）に模式的に示
す。メモリ１１０の４個のメモリにそれぞれ６４個のデ
ータの格納が済むとアドレスカウンタ１３０の９ビット
目の終了信号により、書き込み制御回路１６０の出力で
ある書き込み制御信号を通じてメモリ１１０の各メモリ
へデータの書き込みが禁止されデータの入力が終了す
る。
【００７０】続いて、終了信号選択器１７０により８ビ
ット目を選択し、２個のメモリに入力する場合の動作を
以下に説明する。
ット目を選択し、２個のメモリに入力する場合の動作を
以下に説明する。
【００７１】まず、入力方法信号でブロック入力を指定
した場合、第１のアドレス選択器１４１は４ビット目、
第２のアドレス選択器１４２は５ビット目、第３のアド
レス選択器１４３は６ビット目、メモリアドレス選択器
１５１は７ビット目が選択される。すなわち、アドレス
としてアドレスカウンタの下位６ビットがメモリ１１０
の各メモリに入力され、メモリアドレスとしてアドレス
カウンタの下位から７ビット目が書き込み制御回路１６
０に入力されるように各選択器は設定される。
した場合、第１のアドレス選択器１４１は４ビット目、
第２のアドレス選択器１４２は５ビット目、第３のアド
レス選択器１４３は６ビット目、メモリアドレス選択器
１５１は７ビット目が選択される。すなわち、アドレス
としてアドレスカウンタの下位６ビットがメモリ１１０
の各メモリに入力され、メモリアドレスとしてアドレス
カウンタの下位から７ビット目が書き込み制御回路１６
０に入力されるように各選択器は設定される。
【００７２】データの入力が始まるとアドレスカウンタ
１３０はデータの入力数をカウントし、入力されたデー
タは、メモリアドレス選択器１５１の出力であるアドレ
スカウンタ１３０の下位から７ビット目とアドレスカウ
ンタ１３０の上位２ビットを書き込み制御回路１６０に
よりデコードし、書き込み制御信号としてメモリ１１０
の各メモリに入力される。ブロック入力の場合のデータ
の入力順序は、請求項３と同様であり図１０（a）に模
式的に示す。メモリ１１０の２個のメモリにそれぞれ６
４個のデータの格納が済むとアドレスカウンタ１３０の
８ビット目の終了信号により、書き込み制御回路１６０
の出力である書き込み制御信号を通じてメモリ１１０の
各メモリへのデータの書き込みが禁止されデータの入力
が終了する。
１３０はデータの入力数をカウントし、入力されたデー
タは、メモリアドレス選択器１５１の出力であるアドレ
スカウンタ１３０の下位から７ビット目とアドレスカウ
ンタ１３０の上位２ビットを書き込み制御回路１６０に
よりデコードし、書き込み制御信号としてメモリ１１０
の各メモリに入力される。ブロック入力の場合のデータ
の入力順序は、請求項３と同様であり図１０（a）に模
式的に示す。メモリ１１０の２個のメモリにそれぞれ６
４個のデータの格納が済むとアドレスカウンタ１３０の
８ビット目の終了信号により、書き込み制御回路１６０
の出力である書き込み制御信号を通じてメモリ１１０の
各メモリへのデータの書き込みが禁止されデータの入力
が終了する。
【００７３】次に、入力方法信号でラスタスキャン入力
を指定した場合、第１のアドレス選択器１４１は５ビッ
ト目、第２のアドレス選択器１４２は６ビット目、第３
のアドレス選択器１４３は７ビット目、メモリアドレス
選択器１５１は４ビット目を選択される。すなわち、ア
ドレスとしてアドレスカウンタの下位３ビットと下位か
ら５ビット目、６ビット目、７ビット目がメモリ１１０
の各メモリに入力され、メモリアドレスとしてアドレス
カウンタの下位から４ビット目が書き込み制御回路１６
０に入力されるように各選択器は設定される。
を指定した場合、第１のアドレス選択器１４１は５ビッ
ト目、第２のアドレス選択器１４２は６ビット目、第３
のアドレス選択器１４３は７ビット目、メモリアドレス
選択器１５１は４ビット目を選択される。すなわち、ア
ドレスとしてアドレスカウンタの下位３ビットと下位か
ら５ビット目、６ビット目、７ビット目がメモリ１１０
の各メモリに入力され、メモリアドレスとしてアドレス
カウンタの下位から４ビット目が書き込み制御回路１６
０に入力されるように各選択器は設定される。
【００７４】データの入力が始まるとアドレスカウンタ
１３０はデータの入力数をカウントし、入力されたデー
タは、メモリアドレス選択器１５１の出力であるアドレ
スカウンタ１３０の下位から４ビット目とアドレスカウ
ンタ１３０の上位２ビットを書き込み制御回路１６０に
よりデコードし、書き込み制御信号としてメモリ１１０
の各メモリに入力される。ブロック入力の場合のデータ
の入力順序は第２実施例と同様であり図１０（ｂ）に模
式的に示す。メモリ１１０の２個のメモリにそれぞれ６
４個のデータの格納が済むとアドレスカウンタ１３０の
８ビット目の終了信号により、書き込み制御回路１６０
の出力である書き込み制御信号を通じてメモリ１１０の
各メモリへデータの書き込みが禁止されデータの入力が
終了する。
１３０はデータの入力数をカウントし、入力されたデー
タは、メモリアドレス選択器１５１の出力であるアドレ
スカウンタ１３０の下位から４ビット目とアドレスカウ
ンタ１３０の上位２ビットを書き込み制御回路１６０に
よりデコードし、書き込み制御信号としてメモリ１１０
の各メモリに入力される。ブロック入力の場合のデータ
の入力順序は第２実施例と同様であり図１０（ｂ）に模
式的に示す。メモリ１１０の２個のメモリにそれぞれ６
４個のデータの格納が済むとアドレスカウンタ１３０の
８ビット目の終了信号により、書き込み制御回路１６０
の出力である書き込み制御信号を通じてメモリ１１０の
各メモリへデータの書き込みが禁止されデータの入力が
終了する。
【００７５】このように、第３実施例によれば、画像処
理でしばしば用いられるマクロ・ブロック単位の処理、
すなわち１６×１６の輝度信号１ブロックと８×８の色
差信号２ブロックに対して、ブロック入力とラスタスキ
ャン入力のいずれの入力方法においても小規模な回路に
より実現できる上、アドレスの入力ピンが必要ないため
入力ピン数の削減も図れる。また、ピン数は少なくなる
ほど低コスト化が図れる上、入出力ピンの消費電力がＬ
ＳＩ全体の消費電力に占める割合いは多く、ピン数削減
により低消費電力化も図れる。さらに、終了信号選択器
１７０なる小規模な回路を付加することのみにより、輝
度信号の入力の場合は４個のメモリ、色差信号の入力の
場合は２個のメモリに入力制御が可能となり、データ入
力時間の高速化が図れる。
理でしばしば用いられるマクロ・ブロック単位の処理、
すなわち１６×１６の輝度信号１ブロックと８×８の色
差信号２ブロックに対して、ブロック入力とラスタスキ
ャン入力のいずれの入力方法においても小規模な回路に
より実現できる上、アドレスの入力ピンが必要ないため
入力ピン数の削減も図れる。また、ピン数は少なくなる
ほど低コスト化が図れる上、入出力ピンの消費電力がＬ
ＳＩ全体の消費電力に占める割合いは多く、ピン数削減
により低消費電力化も図れる。さらに、終了信号選択器
１７０なる小規模な回路を付加することのみにより、輝
度信号の入力の場合は４個のメモリ、色差信号の入力の
場合は２個のメモリに入力制御が可能となり、データ入
力時間の高速化が図れる。
【００７６】
【発明の効果】以上のように本発明（請求項１）によれ
ば、画像処理でよく扱われる正方形領域の処理におい
て、（２ n+m ×２ n+m ）個の領域のデータ入力に対して、
カウンタと数個の選択器により（２ m ×２ m ）個のメモリ
に分配できる上、画像の入力方法の主要な２種類である
ブロック入力とラスタスキャン入力のいずれの入力方法
も選択器１個を付加することのみにより可能となる。
ば、画像処理でよく扱われる正方形領域の処理におい
て、（２ n+m ×２ n+m ）個の領域のデータ入力に対して、
カウンタと数個の選択器により（２ m ×２ m ）個のメモリ
に分配できる上、画像の入力方法の主要な２種類である
ブロック入力とラスタスキャン入力のいずれの入力方法
も選択器１個を付加することのみにより可能となる。
【００７７】
【００７８】また、本発明（請求項２）によれば、上記
データ分配器に小規模な回路を付加することのみによ
り、データを格納するメモリの数を制御することが可能
となり、処理したい対象ブロックが（２m×２m）個の半
分以下、すなわち（２m×２m-1）個以下の場合にデータ
を入力する時間が半分でよくなり、データ入力時間の高
速化が図れる。
データ分配器に小規模な回路を付加することのみによ
り、データを格納するメモリの数を制御することが可能
となり、処理したい対象ブロックが（２m×２m）個の半
分以下、すなわち（２m×２m-1）個以下の場合にデータ
を入力する時間が半分でよくなり、データ入力時間の高
速化が図れる。
【００７９】また、本発明（請求項３）によれば、上記
画像処理でしばしば用いられるマクロ・ブロック単位の
処理、すなわち１６×１６の輝度信号１ブロックと８×
８の色差信号２ブロックに対して、ブロック入力とラス
タスキャン入力のいずれの入力方法においてもカウンタ
と数個の選択器により実現できる上、終了信号選択器な
る小規模な回路を付加することのみにより、輝度信号の
入力の場合は４個のメモリ、色差信号の入力の場合は２
個のメモリに入力制御が可能となり、データ入力時間の
高速化が図れる。
画像処理でしばしば用いられるマクロ・ブロック単位の
処理、すなわち１６×１６の輝度信号１ブロックと８×
８の色差信号２ブロックに対して、ブロック入力とラス
タスキャン入力のいずれの入力方法においてもカウンタ
と数個の選択器により実現できる上、終了信号選択器な
る小規模な回路を付加することのみにより、輝度信号の
入力の場合は４個のメモリ、色差信号の入力の場合は２
個のメモリに入力制御が可能となり、データ入力時間の
高速化が図れる。
【図１】本発明の制御回路の参考例の構成を示すブロッ
ク図
ク図
【図２】図１に示すスイッチ回路のブロック図
【図３】図１に示すデータ分配回路のブロック図
【図４】図１に示す画像信号の図
【図５】本発明の第１実施例における制御回路のブロッ
ク図
ク図
【図６】第１実施例における入力方法を示す図
【図７】第１実施例におけるデータの入力順序の模式図
【図８】本発明の第２実施例におけるデータ分配回路の
ブロック図
ブロック図
【図９】第２実施例の制御回路のブロック図
【図１０】第２実施例におけるデータの入力順序の模式
図
図
【図１１】本発明の第３実施例におけるデータ分配回路
のブロック図
のブロック図
【図１２】第３実施例の制御回路のブロック図
【図１３】従来のデータ分配回路のブロック図
１０ メモリ ２０ 制御回路３０ アドレスカウンタ４１ 第１のアドレス選択器４２ 第２のアドレス選択器 ５１ 第１のメモリアドレス選択器 ６０ 書き込み制御回路
フロントページの続き (56)参考文献 特開 昭63−214851（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06
Claims (3)
- 【請求項１】 同一信号線で入力される（２n×２n×２
m×２m）個のデータに対して、（２m×２m）個のメモリ
にそれぞれ（２n×２n）個のデータを格納するデータ分
配回路であって、（２m×２m）個のメモリと（ｎ＋ｎ＋
ｍ＋ｍ）ビットのアドレスカウンタと書き込み制御信号
を作る書き込み制御回路と（ｎ＋ｉ）ビット目と（ｎ＋
ｍ＋ｉ）ビット目とを選択する第ｉのアドレス選択器
（ｉ：１≦ｉ≦ｎ）と（ｎ＋ｎ＋ｊ）ビット目と（ｎ＋
ｊ）ビット目とを選択する第ｊのメモリアドレス選択器
（ｊ：１≦ｊ≦ｍ）を有し、 入力方法信号が第ｉのアドレス選択器により（ｎ＋ｉ）
ビット目を選択するときは、第ｊのメモリアドレス選択
器により（ｎ＋ｎ＋ｊ）ビット目を選択し、第ｉのアド
レス選択器により（ｎ＋ｍ＋ｉ）ビット目を選択すると
きは、第ｊのメモリアドレス選択器により（ｎ＋ｊ）ビ
ット目を選択し、データの入力が始まると前記アドレス
カウンタはデータの入力数をカウントし、アドレスカウ
ンタの１ビット目からｎビット目と第ｉのアドレス選択
器出力とは、２2*m個のメモリにアドレスとして出力さ
れ、第ｊのメモリアドレス選択器出力とアドレスカウン
タの（ｎ＋ｎ＋ｍ＋１）ビット目から（ｎ＋ｎ＋ｍ＋
ｍ）ビット目とは、書き込み制御回路に入力され、前記
書き込み制御回路は２2*m個のメモリに書き込み制御信
号を出力することを特徴とするデータ分配回路（但し、
ｉ,ｊ,ｍ,ｎは自然数）。 - 【請求項２】 （２×ｎ＋２×ｍ＋１）ビット目と（２
×ｎ＋２×ｍ）ビット目とを選択する終了信号選択器を
有する書き込み制御回路において、 ２2*m個のメモリに入力する場合と２m個のメモリに入力
する場合とを選択するメモリ数切り替え信号が前記終了
信号選択器により、２2*m個のメモリに入力する場合は
（ｎ＋ｎ＋ｍ＋ｍ＋１）ビット目を選択し、２m個のメ
モリに入力する場合は（ｎ＋ｎ＋ｍ＋ｍ）ビット目を選
択することを特徴とする請求項１記載のデータ分配回路
（但し、ｍ,ｎは自然数）。 - 【請求項３】 同一信号線で入力されるデータに対して
４個のメモリにそれぞれ６４個のデータを格納するデー
タ分配回路であって、４個のメモリと９ビットのアドレ
スカウンタと書き込み制御信号を作る書き込み制御回路
と（３＋ｉ）ビット目と（４＋ｉ）ビット目とを選択す
る第ｉのアドレス選択器（ｉ：１≦ｉ≦３）と７ビット
目と４ビット目とを選択する第１のメモリアドレス選択
器と９ビット目と８ビット目とを選択する終了信号選択
器を有し、 入力方法信号が第ｉのアドレス選択器により（３＋ｉ）
ビット目を選択するときは、第１のメモリアドレス選択
器により７ビット目を選択し、第ｉのアドレス選択器に
より（４＋ｉ）ビット目を選択するときは、第１のメモ
リアドレス選択器により４ビット目を選択し、データの
入力が始まると前記アドレスカウンタによりデータの入
力数をカウントし、アドレスカウンタの１ビット目から
３ビット目と第ｉのアドレス選択器出力とは、４個のメ
モリにアドレスとして出力し、第１のメモリアドレス選
択器出力とアドレスカウンタの８ビット目を書き込み制
御回路に入力し、４個のメモリに書き込み制御信号を出
力し、４個のメモリに入力する場合と２個のメモリに入
力する場合とを選択するメモリ数切り替え信号が前記終
了信号選択器により、４個のメモリに入力する場合は９
ビット目を選択し、２個のメモリに入力する場合は８ビ
ット目を選択することを特徴とするデータ分配回路（但
し、ｉは自然数）。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00895893A JP3316901B2 (ja) | 1993-01-22 | 1993-01-22 | データ分配回路 |
| DE69421103T DE69421103T2 (de) | 1993-01-22 | 1994-01-21 | Programmgesteuertes Prozessor |
| EP94100869A EP0607988B1 (en) | 1993-01-22 | 1994-01-21 | Program controlled processor |
| US08/185,367 US5517666A (en) | 1993-01-22 | 1994-01-24 | Program controlled processor wherein vector distributor and vector coupler operate independently of sequencer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00895893A JP3316901B2 (ja) | 1993-01-22 | 1993-01-22 | データ分配回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06222978A JPH06222978A (ja) | 1994-08-12 |
| JP3316901B2 true JP3316901B2 (ja) | 2002-08-19 |
Family
ID=11707187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00895893A Expired - Fee Related JP3316901B2 (ja) | 1993-01-22 | 1993-01-22 | データ分配回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3316901B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2895102B1 (fr) * | 2005-12-19 | 2012-12-07 | Dxo Labs | Procede pour traiter un objet dans une plateforme a processeur(s) et memoire(s) et plateforme utilisant le procede |
-
1993
- 1993-01-22 JP JP00895893A patent/JP3316901B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06222978A (ja) | 1994-08-12 |
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