JPS6360492A

JPS6360492A - 表示制御装置

Info

Publication number: JPS6360492A
Application number: JP62175033A
Authority: JP
Inventors: レオン・ルメルスキー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1986-08-25
Filing date: 1987-07-15
Publication date: 1988-03-16
Anticipated expiration: 2009-11-14
Also published as: US4783652A; EP0258560A3; EP0258560A2; DE3786125T2; JPH0690613B2; DE3786125D1; EP0258560B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明はコンピュータ用モニタ等の表示装置の２次元表
示画面に表示するデータの制御に関する。

更に具体的に言えば、本発明は可変解像度の表示を行う
技術に関するものである。

Ｂ、従来技術一般に、コンピュータは、表示するデータの要件に従っ
て、異なった表示特性の種々の表示モードで動作する。

例えば、典型的なコンピュータはテキスト・モード又は
グラフィック・モードで表示の制御を行い、又、種々の
グラフインク・モードを用いることができる。ビット・
プレーン・グラフィック表示技術は、各画素毎に１つの
ビットを記憶することを特徴としており、画面に情報を
表示するための最も安上がりの技術である。

グレイ・スケール・レベル表示技術は、同じ解像度のイ
メージを記憶するために一層多くの記憶手段を必要とす
る。例えば、各画素に４つのビットを割り当てることに
より、各画素を１６種の濃淡（シェーディング）レベル
で表示することができ、表示の融通性が増す、但し、同
じ解像度の場合、１画素当り４つのビットを用いるプレ
イ・スケール・レベル表示技術は、ビット・プレーン・
グラフィック表示技術のために必要なフレーム・バッフ
ァの４倍の容量を有するフレーム・バッファを必要とす
る。

通常、カラー表示の場合、各画素を多数の異なったカラ
ー濃淡度で表示することを可能ならしめるために、１画
素当り４乃至８個のビットが割り当てられる。前述のよ
うに、同じ解像度を得るために、カラー表示用のフレー
ム・バッファは、ビット・プレーン・グラフィック表示
用のフレーム・バッファの容量の４乃至８倍の容量を有
する必要がある。

Ｃ０発明が解決しようとする問題点３つの異なったモードのうちの任意の１つで動作しうる
汎用表示制御装置が望まれているが、種々の問題がある
。各モードにおいて同じ解像度が必要であるとすると、
唯一の技法は、８ビット／画素の画素データ長を有する
カラー表示の場合にも高い解像度を得ることができるよ
うな最大容量のフレーム・バッファを用いるものである
。この様な構成は、フレーム・バッファのコストや容量
のみならず、同じ解像度のグレー・スケール・レベル又
は白黒表示装置と比べて、カラーで同程度の解像度を実
現するためのコストの面からも、非常に高価なものにな
る。

実際には、白黒モード及びカラー・モードの両方で同一
の解像度を必要とすることは、あまり多くはない。中程
度の価格のシステムは、高解像度の白黒表示装置や低解
像度のカラー表示装置を含む。白黒表示装置は、一般に
、最良のカラー表示装置よりも高い解像度を有するので
、高価格のシステムも種々の解像度の表示装置を使用す
ることがある。従って、種々の解像度での表示を可能な
らしめる手段を設けることが望まれている。

異なった解像度に適合できる表示制御装置の例は、米国
特許第４５００８７５号及び第４２３６２２８号に示さ
れている。後者の技術はマイクロプロセッサが記憶位置
を適切にアドレスすることを援助するような低速アドレ
シング方法を用いるものであるにれは高速ビデオ・リフ
レッシュには適していない。前者に示されている技術は
、フレーム・バッファとカラー・マツプ・メモリとの間
のビデオ・データ経路に複数のゲートを設けることを含
む。これは、ゲート・アレイが複雑であり、又、ゲート
・アレイを通る複数の伝播路が非常に短く且つ同等の伝
播遅延をもたらすものでなければならなず、タイミング
上の要件を満たすために一層複雑なハードウェアが必要
となるため、不適当である。

永久的なフレーム・バッファ構成を用いる表示制御装置
は、高解像度及び最大画素データ長の両方の要件を満た
すために、非常に大きなフレーム・バッファを特徴とす
る特定のアプリケーションに応じてフレーム・バッファ
の再構成を行うための追加のハードウェアを用いること
も可能であるが、このような追加のハードウェアは極め
て高価である。

Ｄ８問題点を解決するための手段本発明による表示制御装置は、記憶手段から読み取った
イメージ・データを受け入れ、付勢されるとき、そのイ
メージ・データを送り出す複数のデータ転送手段と、所
望の解像度に応じて、これらのデータ転送手段を選択的
に付勢する制御手段を含み、これによって記憶手段、即
ちフレーム・バッファの再構成をソフトウェア的に行う
ことができる。

好適な実施例の場合、複数のデータ転送手段は、複数の
シフトレジスタであり、その出方端はビデオ・ルックア
ップ・テーブル（ＶＬＴ）に接続されている。カラー表
示装置が用いられる場合には、３つのＶＬＴが設けられ
る。複数のシフトレジスタは、任意の時点において、そ
れらの集合的な出力がＶＬＴに対する複数ビット・アド
レス・ワードを表わすように配列されている０表示モー
ドに応じて画素データの実効長を変えることができるよ
うに、シフトレジスタには、別々に制御可能なりリア入
力端子が設けられている。例えば、８ビツト／画素の最
大画素データ長の場合、ＶＬＴに対してデータを与える
ために、全ての（即ち、８個の）シフトレジスタが使用
される。高解像度モードにおいては、画素データ長は、
例えば、４ビット／画素である。この場合、フレーム・
バッファの各折着しくはラインは２回読取られる。１回
目の読取りの際には、フレーム・バッファ・データの半
分をＶＬＴに与えるために半数のシフトレジスタが用い
られ、２回目の読取りの際には、残り半分のデータをＶ
　Ｌ　Ｔに与えるために、残りのシフトレジスタが用い
られる。８ビツト／画素の画素データ長を有するように
構成したフレーム・バッファの場合、画素毎に１ビツト
だけ読取るようにすれば、表示の解像度を８倍に増やす
ことができる。

Ｅ、実施例第１図は本発明の比較的単純な第１の実施例を示してい
る。この実施例において、１０２４　（水平）Ｘ５１２
　（垂直）×８（奥行）ビットの容量を有するフレーム
・バッファは、４ビット／画素の画素データ長で１０２
４Ｘ１０２４ビツトの解像度をもたらすように使用する
こともできる。

第１図の表示制御装置は、赤、緑、青用のビデオ索引テ
ープ／Ｌ／　（ＶＬＴ）１３．１４．１５、フレーム・
バッファ１６．８個のＮピッド・シフトレジスタ５ＨＲ
Ｏ乃至５ＨＲ７、各ＶＬＴ（７）出力側に１つずつ接続
されたディジタル・アナログ変換器（ＤＡＣ）１０．１
１．１２、ライン・カウンタ１７を有する。フレーム／
バッファ１６としては、例えば、日永電気株式会社製の
ｕｐＤ４１２６４ビデオＲＡＭが用いられる。ライン・
カウンタ１７は、フレーム・バッファ１６に対する垂直
方向ビデオ・リフレッシュ・アドレスとしての９つの出
力ビットＯ乃至８を生じる。このアドレスは、フレーム
・バッファ１６の５１２個のライン若しくは行（記憶領
域）のうちの１つを指定する。なお、各ラインは１０２
４個の８ビツト画素データを含む。周知の如く、各画素
データの８ビツトは並列的に読出されて、対応するシフ
トレジスタ５ＨＲＯ乃至５ＨＲ７０−ドされる。このロ
ーディング動作は、ロード端子ＬＤに与えられるロード
信号ＶＣＬＫ／Ｈに応じて行われる。即ち。

各ロード信号に応じてフレーム・バッファ１６からのＮ
画素分のデータがシフトレジスタ５ＨＲＯ乃至５ＨＲ７
にロードされる６なお、Ｎはビデオ・クロックＶＣＬＫ
の周波数とフレーム・バッファ・リフレッシュ読取り周
波数との比である。相次ぐロード信号の発生の間にビデ
オ・クロックＶＣＬＫのＮ個のパルスが発生し、全ての
シフトレジスタの内容を並列的にシフトアウトする。任
意の時点において、８つのシフトレジスタの集合的出力
は、全てのＶＬＴに共通して与えられる８ビツト画素デ
ータである。

表示制御装置は、更に１ビツトの容量のモード・レジス
タ１８，２つのＮＡＮＤゲート１９．２０、及び反転器
２１を有する。又、ライン・カウンタ１７は、９番目の
ビット出力端から信号ＬＣ９を生じるようになっている
。シフトレジスタ５ＨＲＯ乃至５ＨＲ３のクリア入力端
ＣＬＲは共にＮＡＮＤゲート１９の出力に接続されてお
り、シフトレジスタ５ＨＲ４乃至５ＨＲ７のクリア入力
端τＬＲは共にＮＡＮＤゲート２０の出力に接続されて
いる。

５１２Ｘ１０２４ビツトの解像度の場合には、モード・
レジスタ１８はＯにセットされる。これに応じて、ＮＡ
ＮＤゲート１９及び２０の出力が共に高レベルに維持さ
れるので、どのシフトレジスタもクリアされない。ライ
ン・カウンタ１７の順次のカウント毎に、フレーム・バ
ッファ１６内の新たなラインがアクセスされる。ロード
信号■ＣＬＫ／Ｎの各サイクル毎に、Ｎ個の８ビツト画
素データが並列的にシフトレジスタ５ＨＲＯ乃至５ＨＲ
７にロードされる。これらのシフトレジスタの内容は、
ビデオ・クロック信号ＶＣＬＫに応じてシフトアウトさ
れ、その集合的出力は８ビツト画素データを表わす。８
ビツト画素データは、ＶＬＴ１３．１４．１５に与えら
れる。各画素データが８ビツトの長さを有するので、各
ＶＬＴは各画素毎に所定の色の２５６種類の濃淡レベル
をもたらすようになっている。カラー表示装置のみなら
ず、白黒表示装置も接続可能であり、グレイ・スケール
表示を行うことができる。

更に高い解像度が必要な場合には、フレーム・バッファ
１６を実効的に半分に分けることによって所望の目的を
達成することができる。具体的に言えば、各ラインが８
ビツト画素データの１０２４個の列から成るものとして
フレーム・バッファ１６を用いる代りに、５１２ｘ１０
２４ｘ４ビツトの２つのバッファがあるものとしてフレ
ーム・バッファ１６を用いるのである。これは１０２４
Ｘ１０２４モードと呼ばれる。

１０２４ｘ１０２４モードで動作するためには、モード
・レジスタ１８に１をセットすることが必要である。フ
レーム・バッファ１６の１回目のアクセス中、ライン・
カウンタ１７の出力ビットＯ乃至８は、フレーム・バッ
ファ１６の５１２個のライン全てを順次指定するように
変化する。この時間中、信号ＬＣ９は低レベルであるか
ら、ＮＡＮＤゲート１９の出力は高レベルであり、ＮＡ
ＮＤゲート２０の出力は低レベルである。従って、シフ
トレジスタ５ＨＲＯ乃至５ＨＲ７はクリア状態に維持さ
れる。そのため、８ビツト・ワードが８つのシフトレジ
スタ５ＨＲＯ乃至５ＨＲ７に並列的にロードされるとき
、ビット４乃至８は無視されることになる。結局、ＶＬ
Ｔにアドレスとして与えられる８ビツト・ワードは、シ
フトレジスタ５ＨＲＯ乃至５ＨＲ３からの４つのビット
を上位桁に有し且つ４つのＯビットを下位桁に有する。

フレーム・バッファ１６の５１２個のラインに関する２
回目のアクセス中、ライン・カウンタ１７は高レベルの
信号ＬＣ９を生じるので、ＮＡＮＤゲート１９の出力は
低レベルになり、ＮＡＮＤゲート２０の出力は高レベル
になる。この時間中、シフトレジスタＳＨＲ○乃至５Ｈ
Ｒ３はクリア状態に維持される。フレーム・バッファ１
６からの８ビツト・ワードのビット４乃至７はシフトレ
ジスタ５ＨＲ４乃至５ＨＲ７を介してＶＬＴに与えられ
るワードの下位桁として用いられる。要するに、高解度
モードの場合、フレーム・バッファ１６の１回目のアク
セス中は、画素データの上位４ビツトが０にされ、２回
目のアクセス中は、画素データの下位４ビツトがＯにさ
れる。ＶＬＴ１３が下記の第１表に従ってロードされる
場合、ＶＬＴ１３の出力データは、クリア状態にないシ
フトレジスタからの４ビツトだけに基いて決定される。

フレーム・バッファ１６内のデータのビットＯ乃至３は
ラスタ・ラインＯ乃至５１１に関する画素値を表わし、
ビット４乃至７はラスタ・ライン５１２乃至１ｏ２３に
関する画素値を表わす。結局、ＶＬＴ１３の出力データ
は、フレーム・バッファが１０２４Ｘ１０２４Ｘ４ビツ
トのバッファとして構成されている場合に得られるもの
と同等である。

１」ニ艮ＶＬＴ１３の出力に生じるデータＡ（０）・・・Ａ（Ｆ
）は、イメージ変換データ（即ち、ガンマ補正データ）
を表わしうる。最も単純なケースでは、このデータはＶ
ＬＴ１３のアドレスと同等である（比例出力）。ＶＬＴ
１３に接続されているＤＡＣＩＯの出力は２倍の解像度
の白黒表示装置のためにも使用可能である。もちろん、
垂直同期パラメータもモードに応じて定める必要がある
が、それは容易に行うことができるので、説明は省略す
る。

この表示制御装置は、ホスト・プロセッサとの通信のた
めの追加のハードウェアを必要としていない。所望の解
像度が５１２Ｘ１０２４ビツトの場合には、各８ビツト
・バイト記憶位置に１画素分のデータを書き込めばよい
。解像度を１０２４Ｘ１０２４ビツトに変更する場合に
は、読取り一修正−書込みモードを用いて、上位又は下
位の４ビツトを書込めばよい。

これまでの説明から明らかであるように、モード・レジ
スタ１８に０をセットすることにより、フレーム・バッ
ファ１６を５１２Ｘ１０２４Ｘ８ビツトのバッファとし
て働かせることができ、８ビット／画素の画素データ長
で５１２Ｘ１０２４ビツトの解像度をもたらす、モード
・レジスタ１８を１にセットすれば、フレーム・バッフ
ァ１６は１０２４Ｘ１０２４Ｘ４ビツトのバッファとし
て働き、画素データ長が４ビット／画素で１０２４Ｘ１
０２４ビツトの解像度が得られる。このように、第１図
の実施例は、２つの異なった解像度のいずれかを用いて
表示を行うための簡単で有効な技術に従ったものであり
、過度の記憶容量のフレーム・バッファや高価な追加ハ
ードウェアを必要とせずに、容易に実施可能である。

第２図は本発明の第２の実施例を示すものである。この
実施例は、動作速度に関する制約のために、第１の実施
例の如＜　１０２４Ｘ１０２４ビツト・モードにおいて
フレーム・バッファの上位及び下位の半分を別々に管理
するための読取り一修正−書込みモードの使用が許され
ない場合に有用である。第２図において、フレーム・バ
ッファ３３のためのアドレス・レジスタ２５は第１図の
ライン・カウンタ１７と同様な機能を有し、９つの出力
ビットＯ乃至８はフレーム・バッファ３３のライン・ア
ドレスを表わす。モード信号は、第１図のモード・レジ
スタ１８と同様なモード・レジスタ（図示せず）から与
えられる。フレーム・バッファ読取り動作中、読取り信
号ＦＢＲＤが高レベルになり、フレーム・バッファ書込
み動作中、書込み信号ＦＢＷＲが高レベルになる。フレ
ーム・バッファ３３のデータ入出力ポートとホスト・デ
ータ・バスとの間にはトランシーバＴ１、Ｔ２゜Ｔ３が
設けられている。トランシーバにおけるデータ転送方向
は、方向端子りに与えられる信号によって定められる。

なお、フレーム・バッファに対するホスト・データ・バ
スの幅を８ビツトから４ビツトに変更する必要が無い場
合には、これらのトランシーバは不要である。

８ビット／画素の奥行で５１２ｘ１０２４ビツトの解像
度の動作の場合、モード信号は０（低レベル）であるか
ら、Ｎ　Ａ　Ｎ　Ｄゲート２７及び２８の出力は常に高
レベルである。又、トランシーバＴ３は反転器３４の働
きにより動作禁止状態にされる。読取り動作中、ＮＡＮ
Ｄゲート２９．３０゜の出力が低レベルであるから、ト
ランシーバＴ１及びＴ２はフレーム・バッファ３３から
ホスト・データ・バスへ向けてデータを転送する。書込
動作中、ＮＡＮＤゲート３１．３２、の出力は共に低レ
ベルであり、フレーム・バッファ３３の奥行方向の全て
の８ビツト記憶位置に対するデータの書込みを可能なら
しめる。又、ＮＡＮＤゲート２９．３０の出力が共に高
レベルであるから、トランシーバＴ１及びＴ２はホスト
・データ・バスからフレーム・バッファ３３へ向けて全
ての８ビツト・データを転送する。

４ビツト／謔素の画素データ長で１０２４Ｘ１０２４ビ
ツトの解像度の動作の場合、モード信号が１（高レベル
）になり、トランシーバＴ２の動作を禁止し、且つトラ
ンシーバＴ３の動作を許容する。読取り動作中、信号Ｆ
ＢＲＤが高レベルで、信号ＦＢＷＲが低レベルである。

アドレス・レジスタ２５の出力ビツト０乃至８が５１２
個のライン・アドレスを順次示す１回目のアクセス・サ
イクルにおいて、アドレス・レジスタ２５の出力ビット
９はＯであるから、Ｎ　Ａ　Ｎ　Ｄゲート２７の出力は
高レベルになり、ＮＡＮＤゲート２８の出力は低レベル
になる。従って、ＮＡＮＤゲート２９の出力は低レベル
で、ＮＡＮＤゲート３０の出力は高レベルで、ＮＡＮＤ
ゲート３０の出力は高レベルになる。その結果、トラン
シーバＴ１はフレーム・バッファ・ビットＯ乃至３をホ
スト・データ・バスへ転送する。トランシーバＴ３は、
これらのビットをフレーム・バッファ３３のビット４乃
至７に関する入出力ボートへ戻す様に動作するが、書込
み動作は禁止されているので、これらのビットは実際に
は書込まれない。２回目のアクセス・サイクルにおいて
は、アドレス・レジスタ２５の出力ビット９が高レベル
になるので、ＮＡＮＤゲート２９の出力が高レベルにな
り、ＮＡＮＤゲート３０出力が低レベルになる。従って
、フレーム・バッファ３３の出力ビツト４乃至７だけが
トランシーバＴ３を介してホスト・データ・バスへ転送
される。結局、ホスト・データ・バスにおけるビットＯ
乃至３は常に、画素データを表わし、ホスト・プロセッ
サにとっては、フレーム・バッファが１０２４Ｘ１０２
４Ｘ４ビツトの構成を有するように見える・高解像度モードの書込み動作の際には、信号ＦＢＲＤが
低レベルで、信号ＦＢＷＲが高レベルになる。従って、
ＮＡＮＤゲート２９．３０の出力は共に高レベルであり
、トランシーバＴ１及びＴ３はホスト・データ・バスか
らフレーム・バッファ３３へ向けてデータを転送する。

フレーム・バッファ３３の５１２個のラインの全てを対
象とする１回目のアクセス・サイクル中は、アドレス・
レジスタ２５の出力ビット９がＯであるから、ＮＡＮＤ
ゲート２７の出力は高レベルで、ＮＡＮＤゲート２８の
出力は低レベルであり、それに応じて、ＮＡＮＤゲート
３１の出力は低レベルで、ＮＡＮＤゲート３２の出力は
高レベルになる。従って、ホスト・データ・バスからト
ランシーバＴ１及びＴ３に共通して与えられる４つの画
素データ・ビット０乃至３はフレーム・バッファ３３の
ビットＯ乃至３記憶位置だけに書込まれる。２回目のア
クセス・サイクル中は、アドレス・レジスタ２５の出力
ビット９が１になるので、ＮＡＮＤゲート３１の出力が
高レベルになり、ＮＡＮＤゲート３２の出力が低レベル
になる。従って、ホスト・データ・バスからの４ビツト
はトランシーバＴ３を介してフレーム・バッファ３３の
ビット４乃至７記憶位置だけに書込まれる。

第２図の実施例も第１図の実施例と同様に、５１２Ｘ１
０２４Ｘ８ビツト・モード及び１０２４Ｘ１０２４ｘ４
ビツト・モードのいずれかで動作可能であり、過度の記
憶容量のフレーム・バッファや、モード切り替えのため
の複雑なハードウェアを必要とすることなく、比較的容
易に実施可能である。

又、前述の低解像度モードと高解像度モードとの間の動
作モード、例えば、１０２４Ｘ８００Ｘ４ビツトのモー
ドでの表示も可能である。これは、同期パラメータを変
更したり、ビデオ・リフレッシュ・アドレスのシーケン
スをそれに合わせて調整することにより実現できる。

第３図は２つの方向において解像度を変更することので
きる第３の実施例を示している。フレーム・バッファ４
０は５１２Ｘ５１２Ｘ８ビツトの構成を有する。第１の
実施例と同様に、フレーム・バッファ４０の出力データ
は並列的に８つのシフトレジスタ５ＨＲＯ乃至５ＨＲ７
にロードされる。

各シフトレジスタは別個に制御可能なりリア端子ＣＬＲ
を有する。更に、この実施例は８ビツトの容量のクリア
・レジスタ４１及びこれに関連したシフト回路４２を含
む。シフト回路４２におけるシフト量は、シフト・マル
チプレクサ４３からの３ビツトのシフト制御信号ＳＨに
よって制御される。

モード・レジスタ４４は３ビツト・レジスタである。走
査ジェネレータ４５はライン・カウンタ４６、走査マル
チプレクサ４７及び画素カウンタ４８を含む、ライン・
カウンタ４６の９つの出力ビットＯ乃至８はフレーム・
バッファ４０に関するビデオ・リフレッシュ・アドレス
を表わす６走査マルチプレクサ４７は、画素カウンタ４
８のビット８．９．１０に関する出力信号ＰＣＢ、ＰＯ
２、ＰＣＩＯのうちの１つをライン・カラン、り４６の
カウント入力端に与える機能を有する。走査マルチプレ
クサ４７とシフト・マルチプレクサ４３は共にモード・
レジスタ４４の３ビツト出力によって制御される。

次の第２表は、この実施例において選択可能な種々の解
像度、各解像度に関連した画素データの長さ、モード・
レジスタ４４内のモード・データ、及びクリア・レジス
タ４１内のクリア・データを示している。

第３し艮５１２Ｘ５１２Ｘ８ビツト・モードの場合、クリア・レ
ジスタ４１にセットされるデータはＦＦ（全ビットが０
）である。従って、シフト制御信号とは関係無く、シフ
ト回路４２の全ての出力がＯになるので、シフトレジス
タ５ＨＲＯ乃至５ＨＲ７は、いずれもクリアされない。

画素カウンタ４８の出力信号ＰＣＢに応じて動作するラ
イン・カウンタ４６の制御の下に、フレーム・バッファ
４０から読出されるバイト幅のデータはシフトレジスタ
５ＨＲＯ乃至５ＨＲ７にロードされ、そこからＶＬＴへ
転送される。

５１２Ｘ１０２４Ｘ４ビツト・モードの場合。

モード・レジスタ４４には１がセットされ、クリア・レ
ジスタ４１には１６進値ＯＦ、即ち、００００１１１１
がセットされる。画素カウンタ４８の出力信号ＰＣＢに
応じて動作するライン・カウンタ４６の制御の下に、フ
レーム・バッファ４０の５１２本のラインが順次読取ら
れる。但し、垂直方向の１０２４ビツトの解像度を実現
するために、２回のアクセス・サイクルが必要である。

各アクセス・サイクルにおいて８ビツト・バイトの異な
った半分を用いるために、ライン・カウンタ４６のビッ
ト９に関連した出力信号ＬＣ９に応じたシフト制御信号
ＳＨに制御の下に、シフト回路４２がシフトレジスタ５
ＨＲＯ乃至５ＨＲ７を制御する。例えば、前半の５１２
個のラインを表示する際には、信号ＬＣ９がＯであるか
ら、シフト制御信号ＳＨも０であり、従って、シフト回
路４２はクリア・データ００００１１１１をそのまま用
いて、シフトレジスタ５ＨＲ４乃至５ＨＲ７をクリアす
る。後半の５１２本のラインを表示する際には、信号Ｌ
Ｃ９が１になるので、シフト制御信号ＳＨが１００にな
って４を示し、それに応じて、シフト回路４２はクリア
・データを４ビツト分だけシフトさせたものを用いて、
シフトレジスタ５ＨＲＯ乃至５ＨＲ３をクリアする。

１０２４ｘ５１２Ｘ４ビツト・モードの場合、モード・
レジスタ４４には、２、即ち、０１０がセットされ、ク
リア・レジスタ４１には、再び０Ｆ（１６進値）がセッ
トされる。モード・レジスタ４４の内容が０１０である
ことにより、シフト・マルチプレクサ４３は信号ＰＣ９
の値に応じてシフト制御信号ＳＨの３ビツトのうちの最
上位のビットを定める。一方、走査マルチプレクサ４７
は信号ＰＣ９をライン・カウンタ４６に与える。従って
、ライン・カウンタ４６がフレーム・バッファ４０の５
１２個のラインを順次指定する間に、各ラインは連続し
て２回読取られる。これによって、それぞれ１０２４ビ
ツトの長さを有するラインがシミュレートされる。

１０２４Ｘ１０２４ビツトの解像度の表示を行う場合に
は、画素データの長さは２ビツトに減じられる。そして
、モード・レジスタ４４には、３、即ち、０１１がセッ
トされ、クリア・レジスタ４１には、Ｑ３　（１６進値
）、即ち、ｏｏｏｏｏ。

１１がセットされる。この場合も、ライン・カウンタ４
６は信号ＰＣ９に応じて動作するので、各ライン・カウ
ント毎に、フレーム・バッファ４０内の指定されたライ
ンは連続して２回読取られる。

又、シフト制御信号ＳＨ３ビットは、ＬＣ９，ＰＣ９０
の値を有する。１０２４Ｘ１０２４Ｘ２ビツト・モード
におけるクリア信号及びビデオ・リフレッシュ・アドレ
スのシーケンスは次の第３表に示すとおりである。

碧」１表ライン若しくは行アドレス（ＲＡ）はライン・カウント
の９ビツトによって示され、列アドレス（ＣＡ）はフレ
ーム・バッファ４ｏの内部で生成される。第３表から明
らかであるように、フレーム・バッファ４０の５１２個
のラインに関する最初のアクセス・サイクル中、各ライ
ンは２回読取られる。各ラインの１回目の読取りのとき
には。

シフトレジスタ５ＨＲＯ及び５ＨＲＩだけが使用され、
残りのシフトレジスタ５ＨＲ２乃至５ＨＲ７はクリア状
態に維持される。各ラインの２回目の読取りのときには
、シフトレジスタ５ＨＲ２及び５ＨＲ３だけが使用され
、他のシフトレジスタはクリア状態に維持される。フレ
ーム・バッファ４０の５１２個のラインに関する次のア
クセス・サイクルにおいても、各ラインは２回読取られ
る。

各ラインの２回目の読取りのときには、シフトレジスタ
５ＨＲ４及び５ＨＲ５だけが使用され、各ラインの１回
目の読取りのときには、シフトレジスタ５ＨＲ６及び５
ＨＲ７だけが使用される。このように、５１２個のライ
ンの２回のアクセスと各アクセスにおける各ラインの２
回の読取りにより、５１２Ｘ５１２Ｘ８ビツト構成のフ
レーム・バッファ４０が、実際上、１０２４Ｘ１０２４
Ｘ２ビツト構成のフレーム・バッファとして用いられる
。

１０２４Ｘ２０４８Ｘ１ビツト・モードの場合、モード
・レジスタ４４には、１６進値４に対応する３ビツト１
００がセットされ、クリア・レジスタ４１には、１６進
値０１に対応する８ビツト０００００００１がセットさ
れる。水平方向において１０２４ビツトの解像度を得る
ために、フレーム・バッファ４０の各アクセス・サイク
ル毎に、各ラインは２回読取られる。又、垂直方向にお
いて２０４８ビツトの解像度を得るために、４回のアク
セス・サイクルが行われる。シフト制御信号の３ビツト
は、ＬＣＩＯ，ＬＣ９、Ｐ　Ｃ９ニよって定められる。

２０４８Ｘ１０２４Ｘ１ビツト・モードの場合、モード
・レジスタ４４には、１６進値５に対応する３ビツト１
０１がセットされ、クリア・レジスタ４１には、１６進
値ｏ１に対応する８ビツト０００００００１がセットさ
れる。フレーム・バッファ４０の最初のアクセス・サイ
クル中、５１２個のラインは、それぞれ４回ずつ読取ら
れ、各回毎に８ビツト・バイトの上位４ビツトのうちの
異なった桁の１ビツトが特定のシフトレジスタを介して
転送される０次のアクセス・サイクルにおいても、各ラ
インは４回読取られ、各回毎に下位４ビツトのうちの異
なった桁の１ビツトが特定のシフトレジスタを介して転
送される。このような２回のアクセス・サイクルにより
、垂直方向の１０２４ビツトの解像度が得られ、各アク
セス毎の４回の読取りにより、水平方向の２０４８ビツ
トの解像度が得られる。

Ｆ０発明の効果本発明によれば、高価なハードウェアを必要とせずに、
解像度及び画素データの長さを変えることができる。従
って、本発明による表示制御装置は。

異なった解像度の種々の表示装置に関して使用可能であ
る。又、本発明は、ガンマ補正、カラー変換、２．５Ｄ
グラフイツクス等の通常の目的のためにＶＬＴを用いて
いるシステムにおける実施に適しており、わずかなハー
ドウェアの追加により実施可能である。

【図面の簡単な説明】第１図は本発明の第１の実施例としての表示制御装置の
ブロック図、第２図は本発明の第２の実施例としての表
示制御装置のブロック図、第３図は本発明の第３の実施
例としての表示制御装置のブロック図である。１３．１４．１５・・・・ビデオ・ルックアップ・テー
ブル（ＶＬＴ）、１６．３３．４０・・・・フレーム・
バッファ、５ＨＲＯ乃至５ＨＲ７・・・・シフトレジス
タ、１７．４６・・・・ライン・カウタ、１８．４４・
・・・モード・レジスタ、２５・・・・アドレス・レジ
スタ、Ｔ１、Ｔ２、Ｔ３・・・・トランシーバ、４１・
・・・クリア・レジスタ、４２・・・・シフト回路、４
３・・・・シフト・マルチプレクサ、４７・・・・走査
マルチプレクサ、４８・・・・画素カウンタ。

Claims

【特許請求の範囲】

（１）表示すべきイメージを表わすイメージ・データを
記憶する記憶手段と、該記憶手段からイメージ・データ
を読取る読取り手段と、該読取り手段によって読取られ
たイメージ・データを受け入れ、付勢されるとき、該イ
メージ・データを表示のために送り出す複数のデータ転
送手段と、イメージに関する複数の解像度のうちの選択
されたものに応じて、上記複数のデータ転送手段を選択
的に付勢する制御手段とを有する表示制御装置。
（２）上記記憶手段が行列状に配列された複数の記憶位
置を有し、各記憶位置に所定数のビットから成る１つの
画素データを記憶するように構成されたバッファであり
、上記データ転送手段が上記画素データの所定数のビッ
トを１つずつ並列的に受け入れる所定数のシフトレジス
タであり、且つ、上記制御手段が少なくとも第１及び第
２の解像度モードで動作可能であって、第１の解像度モ
ードでは、上記所定数のシフトレジスタの全てを同時に
付勢し、第２の解像度モードでは、上記所定数より少な
い数のシフトレジスタだけを同時に付勢するようになっ
ている特許請求の範囲第（１）項記載の表示制御装置。