JPS6360492A - 表示制御装置 - Google Patents

表示制御装置

Info

Publication number
JPS6360492A
JPS6360492A JP62175033A JP17503387A JPS6360492A JP S6360492 A JPS6360492 A JP S6360492A JP 62175033 A JP62175033 A JP 62175033A JP 17503387 A JP17503387 A JP 17503387A JP S6360492 A JPS6360492 A JP S6360492A
Authority
JP
Japan
Prior art keywords
bits
frame buffer
bit
data
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62175033A
Other languages
English (en)
Other versions
JPH0690613B2 (ja
Inventor
レオン・ルメルスキー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS6360492A publication Critical patent/JPS6360492A/ja
Publication of JPH0690613B2 publication Critical patent/JPH0690613B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39Control of the bit-mapped memory
    • G09G5/391Resolution modifying circuits, e.g. variable screen formats
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/02Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
    • G09G5/06Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour palettes, e.g. look-up tables

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Image Input (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 A、産業上の利用分野 本発明はコンピュータ用モニタ等の表示装置の2次元表
示画面に表示するデータの制御に関する。
更に具体的に言えば、本発明は可変解像度の表示を行う
技術に関するものである。
B、従来技術 一般に、コンピュータは、表示するデータの要件に従っ
て、異なった表示特性の種々の表示モードで動作する。
例えば、典型的なコンピュータはテキスト・モード又は
グラフィック・モードで表示の制御を行い、又、種々の
グラフインク・モードを用いることができる。ビット・
プレーン・グラフィック表示技術は、各画素毎に1つの
ビットを記憶することを特徴としており、画面に情報を
表示するための最も安上がりの技術である。
グレイ・スケール・レベル表示技術は、同じ解像度のイ
メージを記憶するために一層多くの記憶手段を必要とす
る。例えば、各画素に4つのビットを割り当てることに
より、各画素を16種の濃淡(シェーディング)レベル
で表示することができ、表示の融通性が増す、但し、同
じ解像度の場合、1画素当り4つのビットを用いるプレ
イ・スケール・レベル表示技術は、ビット・プレーン・
グラフィック表示技術のために必要なフレーム・バッフ
ァの4倍の容量を有するフレーム・バッファを必要とす
る。
通常、カラー表示の場合、各画素を多数の異なったカラ
ー濃淡度で表示することを可能ならしめるために、1画
素当り4乃至8個のビットが割り当てられる。前述のよ
うに、同じ解像度を得るために、カラー表示用のフレー
ム・バッファは、ビット・プレーン・グラフィック表示
用のフレーム・バッファの容量の4乃至8倍の容量を有
する必要がある。
C0発明が解決しようとする問題点 3つの異なったモードのうちの任意の1つで動作しうる
汎用表示制御装置が望まれているが、種々の問題がある
。各モードにおいて同じ解像度が必要であるとすると、
唯一の技法は、8ビット/画素の画素データ長を有する
カラー表示の場合にも高い解像度を得ることができるよ
うな最大容量のフレーム・バッファを用いるものである
。この様な構成は、フレーム・バッファのコストや容量
のみならず、同じ解像度のグレー・スケール・レベル又
は白黒表示装置と比べて、カラーで同程度の解像度を実
現するためのコストの面からも、非常に高価なものにな
る。
実際には、白黒モード及びカラー・モードの両方で同一
の解像度を必要とすることは、あまり多くはない。中程
度の価格のシステムは、高解像度の白黒表示装置や低解
像度のカラー表示装置を含む。白黒表示装置は、一般に
、最良のカラー表示装置よりも高い解像度を有するので
、高価格のシステムも種々の解像度の表示装置を使用す
ることがある。従って、種々の解像度での表示を可能な
らしめる手段を設けることが望まれている。
異なった解像度に適合できる表示制御装置の例は、米国
特許第4500875号及び第4236228号に示さ
れている。後者の技術はマイクロプロセッサが記憶位置
を適切にアドレスすることを援助するような低速アドレ
シング方法を用いるものであるにれは高速ビデオ・リフ
レッシュには適していない。前者に示されている技術は
、フレーム・バッファとカラー・マツプ・メモリとの間
のビデオ・データ経路に複数のゲートを設けることを含
む。これは、ゲート・アレイが複雑であり、又、ゲート
・アレイを通る複数の伝播路が非常に短く且つ同等の伝
播遅延をもたらすものでなければならなず、タイミング
上の要件を満たすために一層複雑なハードウェアが必要
となるため、不適当である。
永久的なフレーム・バッファ構成を用いる表示制御装置
は、高解像度及び最大画素データ長の両方の要件を満た
すために、非常に大きなフレーム・バッファを特徴とす
る特定のアプリケーションに応じてフレーム・バッファ
の再構成を行うための追加のハードウェアを用いること
も可能であるが、このような追加のハードウェアは極め
て高価である。
D8問題点を解決するための手段 本発明による表示制御装置は、記憶手段から読み取った
イメージ・データを受け入れ、付勢されるとき、そのイ
メージ・データを送り出す複数のデータ転送手段と、所
望の解像度に応じて、これらのデータ転送手段を選択的
に付勢する制御手段を含み、これによって記憶手段、即
ちフレーム・バッファの再構成をソフトウェア的に行う
ことができる。
好適な実施例の場合、複数のデータ転送手段は、複数の
シフトレジスタであり、その出方端はビデオ・ルックア
ップ・テーブル(VLT)に接続されている。カラー表
示装置が用いられる場合には、3つのVLTが設けられ
る。複数のシフトレジスタは、任意の時点において、そ
れらの集合的な出力がVLTに対する複数ビット・アド
レス・ワードを表わすように配列されている0表示モー
ドに応じて画素データの実効長を変えることができるよ
うに、シフトレジスタには、別々に制御可能なりリア入
力端子が設けられている。例えば、8ビツト/画素の最
大画素データ長の場合、VLTに対してデータを与える
ために、全ての(即ち、8個の)シフトレジスタが使用
される。高解像度モードにおいては、画素データ長は、
例えば、4ビット/画素である。この場合、フレーム・
バッファの各折着しくはラインは2回読取られる。1回
目の読取りの際には、フレーム・バッファ・データの半
分をVLTに与えるために半数のシフトレジスタが用い
られ、2回目の読取りの際には、残り半分のデータをV
 L Tに与えるために、残りのシフトレジスタが用い
られる。8ビツト/画素の画素データ長を有するように
構成したフレーム・バッファの場合、画素毎に1ビツト
だけ読取るようにすれば、表示の解像度を8倍に増やす
ことができる。
E、実施例 第1図は本発明の比較的単純な第1の実施例を示してい
る。この実施例において、1024 (水平)X512
 (垂直)×8(奥行)ビットの容量を有するフレーム
・バッファは、4ビット/画素の画素データ長で102
4X1024ビツトの解像度をもたらすように使用する
こともできる。
第1図の表示制御装置は、赤、緑、青用のビデオ索引テ
ープ/L/ (VLT)13.14.15、フレーム・
バッファ16.8個のNピッド・シフトレジスタ5HR
O乃至5HR7、各VLT(7)出力側に1つずつ接続
されたディジタル・アナログ変換器(DAC)10.1
1.12、ライン・カウンタ17を有する。フレーム/
バッファ16としては、例えば、日永電気株式会社製の
upD41264ビデオRAMが用いられる。ライン・
カウンタ17は、フレーム・バッファ16に対する垂直
方向ビデオ・リフレッシュ・アドレスとしての9つの出
力ビットO乃至8を生じる。このアドレスは、フレーム
・バッファ16の512個のライン若しくは行(記憶領
域)のうちの1つを指定する。なお、各ラインは102
4個の8ビツト画素データを含む。周知の如く、各画素
データの8ビツトは並列的に読出されて、対応するシフ
トレジスタ5HRO乃至5HR70−ドされる。このロ
ーディング動作は、ロード端子LDに与えられるロード
信号VCLK/Hに応じて行われる。即ち。
各ロード信号に応じてフレーム・バッファ16からのN
画素分のデータがシフトレジスタ5HRO乃至5HR7
にロードされる6なお、Nはビデオ・クロックVCLK
の周波数とフレーム・バッファ・リフレッシュ読取り周
波数との比である。相次ぐロード信号の発生の間にビデ
オ・クロックVCLKのN個のパルスが発生し、全ての
シフトレジスタの内容を並列的にシフトアウトする。任
意の時点において、8つのシフトレジスタの集合的出力
は、全てのVLTに共通して与えられる8ビツト画素デ
ータである。
表示制御装置は、更に1ビツトの容量のモード・レジス
タ18,2つのNANDゲート19.20、及び反転器
21を有する。又、ライン・カウンタ17は、9番目の
ビット出力端から信号LC9を生じるようになっている
。シフトレジスタ5HRO乃至5HR3のクリア入力端
CLRは共にNANDゲート19の出力に接続されてお
り、シフトレジスタ5HR4乃至5HR7のクリア入力
端τLRは共にNANDゲート20の出力に接続されて
いる。
512X1024ビツトの解像度の場合には、モード・
レジスタ18はOにセットされる。これに応じて、NA
NDゲート19及び20の出力が共に高レベルに維持さ
れるので、どのシフトレジスタもクリアされない。ライ
ン・カウンタ17の順次のカウント毎に、フレーム・バ
ッファ16内の新たなラインがアクセスされる。ロード
信号■CLK/Nの各サイクル毎に、N個の8ビツト画
素データが並列的にシフトレジスタ5HRO乃至5HR
7にロードされる。これらのシフトレジスタの内容は、
ビデオ・クロック信号VCLKに応じてシフトアウトさ
れ、その集合的出力は8ビツト画素データを表わす。8
ビツト画素データは、VLT13.14.15に与えら
れる。各画素データが8ビツトの長さを有するので、各
VLTは各画素毎に所定の色の256種類の濃淡レベル
をもたらすようになっている。カラー表示装置のみなら
ず、白黒表示装置も接続可能であり、グレイ・スケール
表示を行うことができる。
更に高い解像度が必要な場合には、フレーム・バッファ
16を実効的に半分に分けることによって所望の目的を
達成することができる。具体的に言えば、各ラインが8
ビツト画素データの1024個の列から成るものとして
フレーム・バッファ16を用いる代りに、512x10
24x4ビツトの2つのバッファがあるものとしてフレ
ーム・バッファ16を用いるのである。これは1024
X1024モードと呼ばれる。
1024x1024モードで動作するためには、モード
・レジスタ18に1をセットすることが必要である。フ
レーム・バッファ16の1回目のアクセス中、ライン・
カウンタ17の出力ビットO乃至8は、フレーム・バッ
ファ16の512個のライン全てを順次指定するように
変化する。この時間中、信号LC9は低レベルであるか
ら、NANDゲート19の出力は高レベルであり、NA
NDゲート20の出力は低レベルである。従って、シフ
トレジスタ5HRO乃至5HR7はクリア状態に維持さ
れる。そのため、8ビツト・ワードが8つのシフトレジ
スタ5HRO乃至5HR7に並列的にロードされるとき
、ビット4乃至8は無視されることになる。結局、VL
Tにアドレスとして与えられる8ビツト・ワードは、シ
フトレジスタ5HRO乃至5HR3からの4つのビット
を上位桁に有し且つ4つのOビットを下位桁に有する。
フレーム・バッファ16の512個のラインに関する2
回目のアクセス中、ライン・カウンタ17は高レベルの
信号LC9を生じるので、NANDゲート19の出力は
低レベルになり、NANDゲート20の出力は高レベル
になる。この時間中、シフトレジスタSHR○乃至5H
R3はクリア状態に維持される。フレーム・バッファ1
6からの8ビツト・ワードのビット4乃至7はシフトレ
ジスタ5HR4乃至5HR7を介してVLTに与えられ
るワードの下位桁として用いられる。要するに、高解度
モードの場合、フレーム・バッファ16の1回目のアク
セス中は、画素データの上位4ビツトが0にされ、2回
目のアクセス中は、画素データの下位4ビツトがOにさ
れる。VLT13が下記の第1表に従ってロードされる
場合、VLT13の出力データは、クリア状態にないシ
フトレジスタからの4ビツトだけに基いて決定される。
フレーム・バッファ16内のデータのビットO乃至3は
ラスタ・ラインO乃至511に関する画素値を表わし、
ビット4乃至7はラスタ・ライン512乃至1o23に
関する画素値を表わす。結局、VLT13の出力データ
は、フレーム・バッファが1024X1024X4ビツ
トのバッファとして構成されている場合に得られるもの
と同等である。
1」ニ艮 VLT13の出力に生じるデータA(0)・・・A(F
)は、イメージ変換データ(即ち、ガンマ補正データ)
を表わしうる。最も単純なケースでは、このデータはV
LT13のアドレスと同等である(比例出力)。VLT
13に接続されているDACIOの出力は2倍の解像度
の白黒表示装置のためにも使用可能である。もちろん、
垂直同期パラメータもモードに応じて定める必要がある
が、それは容易に行うことができるので、説明は省略す
る。
この表示制御装置は、ホスト・プロセッサとの通信のた
めの追加のハードウェアを必要としていない。所望の解
像度が512X1024ビツトの場合には、各8ビツト
・バイト記憶位置に1画素分のデータを書き込めばよい
。解像度を1024X1024ビツトに変更する場合に
は、読取り一修正−書込みモードを用いて、上位又は下
位の4ビツトを書込めばよい。
これまでの説明から明らかであるように、モード・レジ
スタ18に0をセットすることにより、フレーム・バッ
ファ16を512X1024X8ビツトのバッファとし
て働かせることができ、8ビット/画素の画素データ長
で512X1024ビツトの解像度をもたらす、モード
・レジスタ18を1にセットすれば、フレーム・バッフ
ァ16は1024X1024X4ビツトのバッファとし
て働き、画素データ長が4ビット/画素で1024X1
024ビツトの解像度が得られる。このように、第1図
の実施例は、2つの異なった解像度のいずれかを用いて
表示を行うための簡単で有効な技術に従ったものであり
、過度の記憶容量のフレーム・バッファや高価な追加ハ
ードウェアを必要とせずに、容易に実施可能である。
第2図は本発明の第2の実施例を示すものである。この
実施例は、動作速度に関する制約のために、第1の実施
例の如< 1024X1024ビツト・モードにおいて
フレーム・バッファの上位及び下位の半分を別々に管理
するための読取り一修正−書込みモードの使用が許され
ない場合に有用である。第2図において、フレーム・バ
ッファ33のためのアドレス・レジスタ25は第1図の
ライン・カウンタ17と同様な機能を有し、9つの出力
ビットO乃至8はフレーム・バッファ33のライン・ア
ドレスを表わす。モード信号は、第1図のモード・レジ
スタ18と同様なモード・レジスタ(図示せず)から与
えられる。フレーム・バッファ読取り動作中、読取り信
号FBRDが高レベルになり、フレーム・バッファ書込
み動作中、書込み信号FBWRが高レベルになる。フレ
ーム・バッファ33のデータ入出力ポートとホスト・デ
ータ・バスとの間にはトランシーバT1、T2゜T3が
設けられている。トランシーバにおけるデータ転送方向
は、方向端子りに与えられる信号によって定められる。
なお、フレーム・バッファに対するホスト・データ・バ
スの幅を8ビツトから4ビツトに変更する必要が無い場
合には、これらのトランシーバは不要である。
8ビット/画素の奥行で512x1024ビツトの解像
度の動作の場合、モード信号は0(低レベル)であるか
ら、N A N Dゲート27及び28の出力は常に高
レベルである。又、トランシーバT3は反転器34の働
きにより動作禁止状態にされる。読取り動作中、NAN
Dゲート29.30゜の出力が低レベルであるから、ト
ランシーバT1及びT2はフレーム・バッファ33から
ホスト・データ・バスへ向けてデータを転送する。書込
動作中、NANDゲート31.32、の出力は共に低レ
ベルであり、フレーム・バッファ33の奥行方向の全て
の8ビツト記憶位置に対するデータの書込みを可能なら
しめる。又、NANDゲート29.30の出力が共に高
レベルであるから、トランシーバT1及びT2はホスト
・データ・バスからフレーム・バッファ33へ向けて全
ての8ビツト・データを転送する。
4ビツト/謔素の画素データ長で1024X1024ビ
ツトの解像度の動作の場合、モード信号が1(高レベル
)になり、トランシーバT2の動作を禁止し、且つトラ
ンシーバT3の動作を許容する。読取り動作中、信号F
BRDが高レベルで、信号FBWRが低レベルである。
アドレス・レジスタ25の出力ビツト0乃至8が512
個のライン・アドレスを順次示す1回目のアクセス・サ
イクルにおいて、アドレス・レジスタ25の出力ビット
9はOであるから、N A N Dゲート27の出力は
高レベルになり、NANDゲート28の出力は低レベル
になる。従って、NANDゲート29の出力は低レベル
で、NANDゲート30の出力は高レベルで、NAND
ゲート30の出力は高レベルになる。その結果、トラン
シーバT1はフレーム・バッファ・ビットO乃至3をホ
スト・データ・バスへ転送する。トランシーバT3は、
これらのビットをフレーム・バッファ33のビット4乃
至7に関する入出力ボートへ戻す様に動作するが、書込
み動作は禁止されているので、これらのビットは実際に
は書込まれない。2回目のアクセス・サイクルにおいて
は、アドレス・レジスタ25の出力ビット9が高レベル
になるので、NANDゲート29の出力が高レベルにな
り、NANDゲート30出力が低レベルになる。従って
、フレーム・バッファ33の出力ビツト4乃至7だけが
トランシーバT3を介してホスト・データ・バスへ転送
される。結局、ホスト・データ・バスにおけるビットO
乃至3は常に、画素データを表わし、ホスト・プロセッ
サにとっては、フレーム・バッファが1024X102
4X4ビツトの構成を有するように見える・ 高解像度モードの書込み動作の際には、信号FBRDが
低レベルで、信号FBWRが高レベルになる。従って、
NANDゲート29.30の出力は共に高レベルであり
、トランシーバT1及びT3はホスト・データ・バスか
らフレーム・バッファ33へ向けてデータを転送する。
フレーム・バッファ33の512個のラインの全てを対
象とする1回目のアクセス・サイクル中は、アドレス・
レジスタ25の出力ビット9がOであるから、NAND
ゲート27の出力は高レベルで、NANDゲート28の
出力は低レベルであり、それに応じて、NANDゲート
31の出力は低レベルで、NANDゲート32の出力は
高レベルになる。従って、ホスト・データ・バスからト
ランシーバT1及びT3に共通して与えられる4つの画
素データ・ビット0乃至3はフレーム・バッファ33の
ビットO乃至3記憶位置だけに書込まれる。2回目のア
クセス・サイクル中は、アドレス・レジスタ25の出力
ビット9が1になるので、NANDゲート31の出力が
高レベルになり、NANDゲート32の出力が低レベル
になる。従って、ホスト・データ・バスからの4ビツト
はトランシーバT3を介してフレーム・バッファ33の
ビット4乃至7記憶位置だけに書込まれる。
第2図の実施例も第1図の実施例と同様に、512X1
024X8ビツト・モード及び1024X1024x4
ビツト・モードのいずれかで動作可能であり、過度の記
憶容量のフレーム・バッファや、モード切り替えのため
の複雑なハードウェアを必要とすることなく、比較的容
易に実施可能である。
又、前述の低解像度モードと高解像度モードとの間の動
作モード、例えば、1024X800X4ビツトのモー
ドでの表示も可能である。これは、同期パラメータを変
更したり、ビデオ・リフレッシュ・アドレスのシーケン
スをそれに合わせて調整することにより実現できる。
第3図は2つの方向において解像度を変更することので
きる第3の実施例を示している。フレーム・バッファ4
0は512X512X8ビツトの構成を有する。第1の
実施例と同様に、フレーム・バッファ40の出力データ
は並列的に8つのシフトレジスタ5HRO乃至5HR7
にロードされる。
各シフトレジスタは別個に制御可能なりリア端子CLR
を有する。更に、この実施例は8ビツトの容量のクリア
・レジスタ41及びこれに関連したシフト回路42を含
む。シフト回路42におけるシフト量は、シフト・マル
チプレクサ43からの3ビツトのシフト制御信号SHに
よって制御される。
モード・レジスタ44は3ビツト・レジスタである。走
査ジェネレータ45はライン・カウンタ46、走査マル
チプレクサ47及び画素カウンタ48を含む、ライン・
カウンタ46の9つの出力ビットO乃至8はフレーム・
バッファ40に関するビデオ・リフレッシュ・アドレス
を表わす6走査マルチプレクサ47は、画素カウンタ4
8のビット8.9.10に関する出力信号PCB、PO
2、PCIOのうちの1つをライン・カラン、り46の
カウント入力端に与える機能を有する。走査マルチプレ
クサ47とシフト・マルチプレクサ43は共にモード・
レジスタ44の3ビツト出力によって制御される。
次の第2表は、この実施例において選択可能な種々の解
像度、各解像度に関連した画素データの長さ、モード・
レジスタ44内のモード・データ、及びクリア・レジス
タ41内のクリア・データを示している。
第3し艮 512X512X8ビツト・モードの場合、クリア・レ
ジスタ41にセットされるデータはFF(全ビットが0
)である。従って、シフト制御信号とは関係無く、シフ
ト回路42の全ての出力がOになるので、シフトレジス
タ5HRO乃至5HR7は、いずれもクリアされない。
画素カウンタ48の出力信号PCBに応じて動作するラ
イン・カウンタ46の制御の下に、フレーム・バッファ
40から読出されるバイト幅のデータはシフトレジスタ
5HRO乃至5HR7にロードされ、そこからVLTへ
転送される。
512X1024X4ビツト・モードの場合。
モード・レジスタ44には1がセットされ、クリア・レ
ジスタ41には16進値OF、即ち、00001111
がセットされる。画素カウンタ48の出力信号PCBに
応じて動作するライン・カウンタ46の制御の下に、フ
レーム・バッファ40の512本のラインが順次読取ら
れる。但し、垂直方向の1024ビツトの解像度を実現
するために、2回のアクセス・サイクルが必要である。
各アクセス・サイクルにおいて8ビツト・バイトの異な
った半分を用いるために、ライン・カウンタ46のビッ
ト9に関連した出力信号LC9に応じたシフト制御信号
SHに制御の下に、シフト回路42がシフトレジスタ5
HRO乃至5HR7を制御する。例えば、前半の512
個のラインを表示する際には、信号LC9がOであるか
ら、シフト制御信号SHも0であり、従って、シフト回
路42はクリア・データ00001111をそのまま用
いて、シフトレジスタ5HR4乃至5HR7をクリアす
る。後半の512本のラインを表示する際には、信号L
C9が1になるので、シフト制御信号SHが100にな
って4を示し、それに応じて、シフト回路42はクリア
・データを4ビツト分だけシフトさせたものを用いて、
シフトレジスタ5HRO乃至5HR3をクリアする。
1024x512X4ビツト・モードの場合、モード・
レジスタ44には、2、即ち、010がセットされ、ク
リア・レジスタ41には、再び0F(16進値)がセッ
トされる。モード・レジスタ44の内容が010である
ことにより、シフト・マルチプレクサ43は信号PC9
の値に応じてシフト制御信号SHの3ビツトのうちの最
上位のビットを定める。一方、走査マルチプレクサ47
は信号PC9をライン・カウンタ46に与える。従って
、ライン・カウンタ46がフレーム・バッファ40の5
12個のラインを順次指定する間に、各ラインは連続し
て2回読取られる。これによって、それぞれ1024ビ
ツトの長さを有するラインがシミュレートされる。
1024X1024ビツトの解像度の表示を行う場合に
は、画素データの長さは2ビツトに減じられる。そして
、モード・レジスタ44には、3、即ち、011がセッ
トされ、クリア・レジスタ41には、Q3 (16進値
)、即ち、ooooo。
11がセットされる。この場合も、ライン・カウンタ4
6は信号PC9に応じて動作するので、各ライン・カウ
ント毎に、フレーム・バッファ40内の指定されたライ
ンは連続して2回読取られる。
又、シフト制御信号SH3ビットは、LC9,PC90
の値を有する。1024X1024X2ビツト・モード
におけるクリア信号及びビデオ・リフレッシュ・アドレ
スのシーケンスは次の第3表に示すとおりである。
碧」1表 ライン若しくは行アドレス(RA)はライン・カウント
の9ビツトによって示され、列アドレス(CA)はフレ
ーム・バッファ4oの内部で生成される。第3表から明
らかであるように、フレーム・バッファ40の512個
のラインに関する最初のアクセス・サイクル中、各ライ
ンは2回読取られる。各ラインの1回目の読取りのとき
には。
シフトレジスタ5HRO及び5HRIだけが使用され、
残りのシフトレジスタ5HR2乃至5HR7はクリア状
態に維持される。各ラインの2回目の読取りのときには
、シフトレジスタ5HR2及び5HR3だけが使用され
、他のシフトレジスタはクリア状態に維持される。フレ
ーム・バッファ40の512個のラインに関する次のア
クセス・サイクルにおいても、各ラインは2回読取られ
る。
各ラインの2回目の読取りのときには、シフトレジスタ
5HR4及び5HR5だけが使用され、各ラインの1回
目の読取りのときには、シフトレジスタ5HR6及び5
HR7だけが使用される。このように、512個のライ
ンの2回のアクセスと各アクセスにおける各ラインの2
回の読取りにより、512X512X8ビツト構成のフ
レーム・バッファ40が、実際上、1024X1024
X2ビツト構成のフレーム・バッファとして用いられる
1024X2048X1ビツト・モードの場合、モード
・レジスタ44には、16進値4に対応する3ビツト1
00がセットされ、クリア・レジスタ41には、16進
値01に対応する8ビツト00000001がセットさ
れる。水平方向において1024ビツトの解像度を得る
ために、フレーム・バッファ40の各アクセス・サイク
ル毎に、各ラインは2回読取られる。又、垂直方向にお
いて2048ビツトの解像度を得るために、4回のアク
セス・サイクルが行われる。シフト制御信号の3ビツト
は、LCIO,LC9、P C9ニよって定められる。
2048X1024X1ビツト・モードの場合、モード
・レジスタ44には、16進値5に対応する3ビツト1
01がセットされ、クリア・レジスタ41には、16進
値o1に対応する8ビツト00000001がセットさ
れる。フレーム・バッファ40の最初のアクセス・サイ
クル中、512個のラインは、それぞれ4回ずつ読取ら
れ、各回毎に8ビツト・バイトの上位4ビツトのうちの
異なった桁の1ビツトが特定のシフトレジスタを介して
転送される0次のアクセス・サイクルにおいても、各ラ
インは4回読取られ、各回毎に下位4ビツトのうちの異
なった桁の1ビツトが特定のシフトレジスタを介して転
送される。このような2回のアクセス・サイクルにより
、垂直方向の1024ビツトの解像度が得られ、各アク
セス毎の4回の読取りにより、水平方向の2048ビツ
トの解像度が得られる。
F0発明の効果 本発明によれば、高価なハードウェアを必要とせずに、
解像度及び画素データの長さを変えることができる。従
って、本発明による表示制御装置は。
異なった解像度の種々の表示装置に関して使用可能であ
る。又、本発明は、ガンマ補正、カラー変換、2.5D
グラフイツクス等の通常の目的のためにVLTを用いて
いるシステムにおける実施に適しており、わずかなハー
ドウェアの追加により実施可能である。
【図面の簡単な説明】 第1図は本発明の第1の実施例としての表示制御装置の
ブロック図、第2図は本発明の第2の実施例としての表
示制御装置のブロック図、第3図は本発明の第3の実施
例としての表示制御装置のブロック図である。 13.14.15・・・・ビデオ・ルックアップ・テー
ブル(VLT)、16.33.40・・・・フレーム・
バッファ、5HRO乃至5HR7・・・・シフトレジス
タ、17.46・・・・ライン・カウタ、18.44・
・・・モード・レジスタ、25・・・・アドレス・レジ
スタ、T1、T2、T3・・・・トランシーバ、41・
・・・クリア・レジスタ、42・・・・シフト回路、4
3・・・・シフト・マルチプレクサ、47・・・・走査
マルチプレクサ、48・・・・画素カウンタ。

Claims (2)

    【特許請求の範囲】
  1. (1)表示すべきイメージを表わすイメージ・データを
    記憶する記憶手段と、該記憶手段からイメージ・データ
    を読取る読取り手段と、該読取り手段によって読取られ
    たイメージ・データを受け入れ、付勢されるとき、該イ
    メージ・データを表示のために送り出す複数のデータ転
    送手段と、イメージに関する複数の解像度のうちの選択
    されたものに応じて、上記複数のデータ転送手段を選択
    的に付勢する制御手段とを有する表示制御装置。
  2. (2)上記記憶手段が行列状に配列された複数の記憶位
    置を有し、各記憶位置に所定数のビットから成る1つの
    画素データを記憶するように構成されたバッファであり
    、上記データ転送手段が上記画素データの所定数のビッ
    トを1つずつ並列的に受け入れる所定数のシフトレジス
    タであり、且つ、上記制御手段が少なくとも第1及び第
    2の解像度モードで動作可能であって、第1の解像度モ
    ードでは、上記所定数のシフトレジスタの全てを同時に
    付勢し、第2の解像度モードでは、上記所定数より少な
    い数のシフトレジスタだけを同時に付勢するようになっ
    ている特許請求の範囲第(1)項記載の表示制御装置。
JP62175033A 1986-08-25 1987-07-15 表示制御装置 Expired - Lifetime JPH0690613B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US900014 1986-08-25
US06/900,014 US4783652A (en) 1986-08-25 1986-08-25 Raster display controller with variable spatial resolution and pixel data depth

Publications (2)

Publication Number Publication Date
JPS6360492A true JPS6360492A (ja) 1988-03-16
JPH0690613B2 JPH0690613B2 (ja) 1994-11-14

Family

ID=25411855

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62175033A Expired - Lifetime JPH0690613B2 (ja) 1986-08-25 1987-07-15 表示制御装置

Country Status (4)

Country Link
US (1) US4783652A (ja)
EP (1) EP0258560B1 (ja)
JP (1) JPH0690613B2 (ja)
DE (1) DE3786125T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02284197A (ja) * 1989-04-26 1990-11-21 Nec Corp 中間調表示回路

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01248188A (ja) * 1988-03-30 1989-10-03 Toshiba Corp 表示属性変換制御装置
EP0360530A3 (en) * 1988-09-20 1992-12-09 International Business Machines Corporation Programmable multi-format display controller
GB2229344B (en) * 1988-10-07 1993-03-10 Research Machines Ltd Generation of raster scan video signals for an enhanced resolution monitor
GB2226471A (en) * 1988-12-23 1990-06-27 Philips Electronic Associated Displaying a stored image in expanded format
US5151997A (en) * 1989-08-10 1992-09-29 Apple Computer, Inc. Computer with adaptable video circuitry
US5319395A (en) * 1990-05-16 1994-06-07 International Business Machines Corporation Pixel depth converter for a computer video display
FR2664999B1 (fr) * 1990-07-23 1992-09-18 Bull Sa Dispositif d'entree sortie donnees pour l'affichage d'informations et procede mis en óoeuvre par un tel dispositif.
US5600773A (en) * 1991-07-23 1997-02-04 International Business Machines Corporation Logical partitioning of gamma ramp frame buffer for overlay or animation
US5293432A (en) * 1992-06-30 1994-03-08 Terminal Data Corporation Document image scanner with variable resolution windows
US5621429A (en) * 1993-03-16 1997-04-15 Hitachi, Ltd. Video data display controlling method and video data display processing system
GB9314717D0 (en) * 1993-07-15 1993-08-25 Philips Electronics Uk Ltd Image processing
US5461680A (en) * 1993-07-23 1995-10-24 Escom Ag Method and apparatus for converting image data between bit-plane and multi-bit pixel data formats
WO1995013601A1 (en) * 1993-11-09 1995-05-18 Honeywell Inc. Partitioned display apparatus
WO1995013604A1 (en) * 1993-11-09 1995-05-18 Honeywell Inc. Reconfigurable graphics memory architecture for display apparatus
EP0654778B1 (de) * 1993-11-18 1998-01-07 Adobe Systems Incorporated Verfahren zur Textdarstellung auf Bildschirmgeräten
US5929866A (en) * 1996-01-25 1999-07-27 Adobe Systems, Inc Adjusting contrast in anti-aliasing
US6563502B1 (en) * 1999-08-19 2003-05-13 Adobe Systems Incorporated Device dependent rendering
JP3697997B2 (ja) * 2000-02-18 2005-09-21 ソニー株式会社 画像表示装置と階調補正データ作成方法
US7006107B2 (en) * 2003-05-16 2006-02-28 Adobe Systems Incorporated Anisotropic anti-aliasing
US7002597B2 (en) 2003-05-16 2006-02-21 Adobe Systems Incorporated Dynamic selection of anti-aliasing procedures
US7333110B2 (en) * 2004-03-31 2008-02-19 Adobe Systems Incorporated Adjusted stroke rendering
US7580039B2 (en) * 2004-03-31 2009-08-25 Adobe Systems Incorporated Glyph outline adjustment while rendering
US7639258B1 (en) 2004-03-31 2009-12-29 Adobe Systems Incorporated Winding order test for digital fonts
US7602390B2 (en) * 2004-03-31 2009-10-13 Adobe Systems Incorporated Edge detection based stroke adjustment
US7719536B2 (en) * 2004-03-31 2010-05-18 Adobe Systems Incorporated Glyph adjustment in high resolution raster while rendering
US20080068383A1 (en) * 2006-09-20 2008-03-20 Adobe Systems Incorporated Rendering and encoding glyphs
US10079650B2 (en) 2015-12-04 2018-09-18 Infineon Technologies Ag Robust high speed sensor interface for remote sensors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5559543A (en) * 1978-10-26 1980-05-06 Mitsubishi Electric Corp Picture memory device
JPS5588094A (en) * 1978-12-26 1980-07-03 Matsushita Electric Ind Co Ltd Image display unit
JPS57127980A (en) * 1981-01-28 1982-08-09 Fujitsu Ltd Video storage device
JPS5971087A (ja) * 1982-10-17 1984-04-21 株式会社リコー Crt表示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53114617A (en) * 1977-03-17 1978-10-06 Toshiba Corp Memory unit for picture processing
GB2038596B (en) * 1978-12-20 1982-12-08 Ibm Raster display apparatus
NL8101339A (nl) * 1981-03-19 1982-10-18 Philips Nv Inrichting voor het afbeelden van digitale informatie met selektiemogelijkheid van beeldpagina's en/of resolutie uitbreiding.
US4439762A (en) * 1981-12-28 1984-03-27 Beckman Instruments, Inc. Graphics memory expansion system
DE3485705D1 (de) * 1983-11-29 1992-06-11 Tandy Corp Graphisches videoanzeigesystem mit grosser aufloesung.
USH2H (en) * 1983-12-09 1985-12-03 AT&T Technologies Incorporated Video display system with increased horizontal resolution
EP0166045B1 (en) * 1984-06-25 1988-11-30 International Business Machines Corporation Graphics display terminal
US4683466A (en) * 1984-12-14 1987-07-28 Honeywell Information Systems Inc. Multiple color generation on a display

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5559543A (en) * 1978-10-26 1980-05-06 Mitsubishi Electric Corp Picture memory device
JPS5588094A (en) * 1978-12-26 1980-07-03 Matsushita Electric Ind Co Ltd Image display unit
JPS57127980A (en) * 1981-01-28 1982-08-09 Fujitsu Ltd Video storage device
JPS5971087A (ja) * 1982-10-17 1984-04-21 株式会社リコー Crt表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02284197A (ja) * 1989-04-26 1990-11-21 Nec Corp 中間調表示回路

Also Published As

Publication number Publication date
DE3786125T2 (de) 1993-12-02
US4783652A (en) 1988-11-08
EP0258560B1 (en) 1993-06-09
EP0258560A2 (en) 1988-03-09
JPH0690613B2 (ja) 1994-11-14
DE3786125D1 (de) 1993-07-15
EP0258560A3 (en) 1989-10-18

Similar Documents

Publication Publication Date Title
JPS6360492A (ja) 表示制御装置
US4979738A (en) Constant spatial data mass RAM video display system
US5129059A (en) Graphics processor with staggered memory timing
US5453763A (en) Still picture display apparatus and external memory cartridge used therefor
JP2517123Y2 (ja) メモリ装置
EP0398510B1 (en) Video random access memory
JPH05508481A (ja) 多重バッファーコンピュータ表示コントローラ装置
EP0201210B1 (en) Video display system
JPH0420191B2 (ja)
JPH0375873B2 (ja)
JPH01169492A (ja) 高解像ビデオ出力フレーム生成システム
JPS63201793A (ja) ビデオ・アダプタ
JPH07287978A (ja) ダイナミックランダムアクセスメモリ、ダイナミックランダムアクセスメモリのアクセス方法及びシステム
US4626839A (en) Programmable video display generator
JP3018329B2 (ja) 表示システムおよび液晶表示装置
EP0254293A2 (en) Cathode ray tube controller
JPH0664452B2 (ja) デイジタル表示システム
JPH08211849A (ja) 表示制御装置
EP0466935B1 (en) Still picture display device and external memory cartridge used therefor
US4780708A (en) Display control system
JPH071425B2 (ja) ラスタ走査表示システム
JPS6024586A (ja) 表示デ−タの処理回路
JPH0544680B2 (ja)
JPH0844617A (ja) 画像処理装置
JPH0337025Y2 (ja)