JPS5930229B2 - 輝度制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明はラスク走査素示のビデオ信号の輝度を制御する
制御装置に関するものであり、この制御装置は、 ａ 多数のメモリ素子を有し、その各々が、各々と対応
するラスク走査素示上の対応する位置にビデオ信号を表
示するのに必要なデータを含んでいるランダムアクセス
メモリと； ｂ 該メモリに接続され、前記データを読み取り、対応
するビデオ信号をラスタ走査表示上に表示する読取装置
と； ゛ Ｃ制御装置で処理すべきデータに関連するアドレス情報
と、前記読取装置で発生された前記メモリの読取りに必
要なアドレス情報な交互は前記メモリに供給するスイッ
チング装置とな具える。

斯る制御装置は、例えば航空交通監制システムに用いる
ことができ、この場合にはデジタルレーダデータをメモ
リに実時間でロードし、次いでメモリからフリッカのな
い画像が発生するような周波数で読み取り、ラスタ走査
表示スクリーンに表示する。

これがため表示スクリーンには残像時間の短かいけい光
体な用いることができる。

ここで、ランダムアクセスメモリに記憶されているデー
タは制御装置で処理すべき上述のビデオデータと同じで
ある点に注意されたい。

しかし、表示から古いデータを消去する手段、即ちラン
ダムアクセスメモリの内容を周期的に新しくする手段を
講する必要がある。

既知のように、メモリ内にロードしたビデオデータは時
間−振幅符号の記憶と関連する。

このパラメータによれば各ビデオ信号表示の輝度な各別
に、且つ適尚な時間経過で決定して短残像けい光体を用
いるにもかかわらず任意所望のげい光体残像特性をシュ
ミレートすることができる。

例えば移動するターゲットは強度が漸減する順次のドツ
トの表示で表わすことができる。

しかし、斯ろ輝度制御装置は時間−振幅符号の記憶のた
めに大記憶容量を必要とする。

この理由のために、斯ろ装置は限られた数のビデオ信号
に対してのみ使用し得るようにすることができる。

即ち、先ず最初、表示すべきターゲット（実際には移動
するターゲット）のビデオデータを全ビデオデータフロ
ーから抽出し、この抽出したビデオデータのみに時間−
振幅コードな与え、メモリに記憶し得るようにする。

しかし、抽出した特定のデータに加えて、レーダで検出
され合成データが付加された全データな表示する必要が
ある場合には、各ビデオ信号に時間−振幅符号な与える
ことは経済上の理由から困難であり、更に、斯るシステ
ムは例えば８９６）Ｑ３９６画素のような高精細度ラス
タな必要とする場合には完全に使用不可となる。

これがため、本発明の目的は、特に大きなビデオデータ
フローの場合には大容量のメモリを用い、データ抽出を
行なうことなく、全データを表示スクリーンから消去し
たり、漸減する強度で表示したり、新しいデータと交換
したりすることが簡単にできる制御装置を提供せんとす
るにある。

本発明は上述した種類の輝度制御装置において、前記ラ
ンダムアクセスメモリ内に記憶されているデータはラス
ク走査表示スクリーン上に表示されるビデオ信号の輝度
のみを規定するものとし、且つ本制御装置は、更に、第
１及び第２データ発生器と第２スイツチング装置を設け
、該第２スイツチング装置が第１位置のとき（肴亥第２
スイッチング装置を介して第１データ発生器がビデオデ
ータな供給するとともに、該ビデオデータに対応する輝
度を表わす第１輝度データな位置させるべきランダムア
クセメモリ内の位置を指定し、前記第２スイツチング装
置が第２位置のとは該第２スイツチング装置を介して第
２デーダ発生器が命令信号を供給するとともに、個々の
メモリ素子と対応するラスク走査表示スクリーン上の位
置に既に表示されているビデオ信号の輝度をより低い該
命令信号に対応する第２輝度データを位置させるべきラ
ンダムアクセスメモリ内の位置を指定するようにし、更
に前記第２スイツチング装置が第１位置のときは第１と
デオデータ発生器からのビデオデータとランダムアクセ
スメモリ内の前記指定された位置にある輝度データに応
答して前記第１輝度データを発生してランダムアクセス
メモリ内の輝度データを書き換えると共に前記第２スイ
ツチング装置が第２位置のときは第２データ発生器から
の命令信号とランダムアクセスメモリ内の前記指定され
た位置にある輝度データに応答して前記第２輝度データ
を発生してランダムアクセスメモリ内の輝度データを書
き換える論理装置を設けたことを特徴とする。

これがため、制御装置で処理すべきビデオデータは必ず
しも輝度データではなく、第２アドレス／ビデオデータ
発生器からの命令信号はランダム−アクセスメモリ内に
記憶されている輝度データにより規定される輝度な減少
させて残像効果な生じさせる作用をなす。

図面につき本発明を説明する。

第１図は同時にアクセスし得る複数個のサブメモリから
成るランダムアクセスメモリな用いるデジタル走査変換
器に本発明を適用した場合である。

第１及び第４図矩おいて同一部分は同一符号で示す。

第１図において、１はランダムアクセスメモリを示す。

このメモリの各素子はラスタ走査表示スクリーン（図示
せず）のラスタの各点と対応し、ラスタ走査表示スクリ
ーンの対応する点に表示するノｖ要のあるビデオ信号情
報を記憶している。

メモリに記憶されているデータはフリッカの無い画像が
発生するような周波数で読み取る。

これがため、メモリ１に接続された回路２はメモリから
データな読み取り、このデータを処理してビデオ信号を
発生し、これらビデオ信号を表示スフ９−ン上に表示す
るものである。

各メモリ素子は所定数のビット位置を有し、その数は２
個、以下に述べる例では３個とする。

理論的には、もつと大きなメモリ素子を用いることがで
きるがその場合には極めて費用がかかる。

斯るメモリ素子の内容はラスク走査表示スクリーン上の
各メモリ素子と対応する位置に表示されるレーダ及び合
成ビデオ信号の強度を決定するものであり、メモリ素子
の内容は以下゛輝度データ”と称す。

メモリ１から輝度データを読み取るために、回路２から
ライン３及びスイッチ４な経て所要のメモリアドレスな
供給する。

この場合にはスイッチ４はＲ（読取）位置（図示と反対
位置）とする。

メモリ１にはスイッチ４を経て制御装置で処理すべきデ
ータのアドレス情報と回路２により供給されろメモリ読
取用アドレス情報な交互に供給する。

スイッチ４が図に示すＲＭＷ（読取／変更／書込）位置
の場合、メモリ素子をアドレスし、その内容を再設定す
る必要がある。

制御装置で処理すべきデータなライン５な経て論理装置
６に供給する。

更にこのデータのアドレスで指定されたメモリの内容も
ラインＴを経て論理装置６に供給する。

論理装置６に供給された情報から各メモリ素子の内容を
ライン８を経て再設定する。

ここで、このメモリ素子の再設定内容がこの素子の前の
内容と必ず相違するとは限らない点に注意されたい。

既に述べたように、メモリ素子の内容は輝度データのみ
である。

これがため、制御装置で処理すべきデータ、即ちライン
５を経て供給されるデータは必ずしも輝度データ自体で
ある必要はない。

しかし、このデータが量子化されデジタル化されたレー
ダビデオ信号又は類似の合成信号から成る場合は輝度デ
ータである。

他方、ライン５を経て供給されるこのデータを命令信号
とし、これに従ってメモリ１内の輝度データを変えるよ
うにすることもできる。

この命令信号はレーダ及び合成ビデオデータと同様に処
理され、表示スクリーン上のビデオ信号の輝度に同一の
制御な与える。

第１図に示すように、制御装置は更に第１データ発生器
９と、第２データ発生器１０を具える。

データ発生器９はレーダ受信機又はアダプタ付カセット
レコーダのようなデータ記憶装置とすることができる。

レーダ受信機の場合は、制御装置で処理すべきデータは
量子化されデジタル化されたレーダ信号から成り、これ
に、メモリ素子及び対応するビデオ信号が表示されるラ
スク走査表示スクリーン上の点のカーテシアン座標アド
レスが付加される。

アダプタ付データ記憶装置の場合は、処理すべきデータ
はデジタル化された合成信号から成り、これに、同様に
メモリ素子及び対応するビデオ信号が表示されるラスク
走査表スクリーン上の点のカーテシアン座標アドレスが
付加される。

量子化されデジタル化されたレーダ信号又はデジタル化
された合成信号なライン１１、スイッチ１２及びライン
５を経て論理装置６に供給すると共に対応するカーテシ
アン座標アドレスをライン１３、スイッチ１２及び４な
経てメモリ１に供給する。

データ発生器１０はタイミング装置１４０１部を構成し
、ライン１５、スイッチ１２及びライン５を経て論理装
置６に命令信号を供給してメモリ１内の輝度データを変
更させる。

これに必要なアドレス情報は発生器１０からライン１６
、スイッチ１２及び４を経てメモリーに供給する。

原則として、スイッチ１２は図示とは反対位置にあるが
、タイミング装置１４にて決定される所定の瞬時毎にス
イッチ１２は図示の位置になる。

タイミング装置１４はＢＭＷ／Ｒスイッチ４の駆動も制
御する。

図には示してないが、発生器９のようなタイプの複数個
のデータ発生器、例えばレーダ受信機とアダプタ付デー
タ記憶ユニットの両方を設けることができること勿論で
ある。

この場合にはタイミング装置１４によりこれらの各発生
器がメモリーにアクセスする瞬時を決定する必要がある
。

先ず最初、極めて簡単な場合、即ち第１データ発生器９
として、次のレーダビデオデータ、即ち０１０：対応す
るビデオ信号を生強度（輝度レベル７）で表示すべきこ
とを表わす信号； ０１１：対応するビデオ信号を全強度（輝度レベル−）
で表示すべきことな表わす信号； を発生するレーダ発信機な用い、第２データ発生器１０
として次の信号、即ち １００：表示スクリーン上のレーダデータをクリア、即
ち輝度レベル０に戻す必要がある。

１０１：表示スクリーン全体を全強度（輝度レベル−で
輝らせる必要があることを表わす 信号； １１０：輝度レベル１で表示されているレーダデータを
輝度レベルＪで表示すべきことを 表わす信号； １１１：輝度レベルエで表示されているレーダデ−タを
クリアすべきことな表わす信号； な発生する発生器を用いる場合について考察する。

発生器１０からの後者の２つの命令信号は周期的に供給
して、最終的に表示スクリーン全体が発光しないように
する。

前者の２つの命令信号はキーボードを使用するオペレー
タにより供給される。

このように、制御装置で処理すべきデータは３ビツト、
即ちａ、ｂ及びＣから成る。

これらの３ビツトは論理装置６に供給される。

この装置には各メモリ素子からの輝度データも供給され
、このデータは本例では２ビツトｅ及びｆから成り、Ｏ
Ｏは何のデータも表示スクリーン上の対応する位置に表
示しないこと（輝度レベルＯ）を；１０はレーダデータ
な輝度レベル±で表示すべきことを； １１はレーダデータな輝度レベル１で表示すべきことを
； を表わす。

論理装置６から発生される、既存のデータを書き換える
輝度データは次のプール論理式で与えられる。

ｐ ＝ａｂＣｅ＋ｆ ）＋ａｂｃ Ｃｅ＋ｆ ）＋ａｂ
ｅ （ｃ＋ｆ ）ｑ ｚａｂｅｆ ＋ｃ （ｅ＋ｆ ）
＋ａｂｃ （ｅ＋ｆ ） ＋ａｂｃｅｆこれらの論理
機能を実現するために、論理装置６を第２図に示すよう
に７個のインバーター７−２３．１１個のＮＡＮＤ回路
２４−３４及び８個のＮＯＲ回路３５−４２で構成し、
これらの論理素子を図のように互に接続する。

ビットｐ及びｑは次の場合にｏｏとなる：（１） ｅ
ｆと無関係にａｂｃ ＝ １００の場合；（この場合に
はメモリに記憶されている輝度レベルをそ■ の（Ｗ （０，２又は１）と無関係にＯレベルで書き換
える）； （２） ａｂｃ＝１１０又は１１１及びｅｆ ＝ＯＯ
の場合：（この場合には輝度レベルを１からよ又は工か
２ らＯに変える命令信号に対し、既に輝度レベル０のメモ
リ内容はそのまま０レベルとする）；（３） ａｂｃ
＝１１１及びｅｆ＝１０の場合；（この場合には命令信
号１１１により輝度レベル１をＯレベルに戻す）； ビットｐ及びｑは次の場合に１０となる：け） ａｂ
ｃ＝０１０及びｅｆ：＝＝００又は１０の場合；（この
場合にはレーダターゲットのリターン信号に対応するビ
デオ信号を、その前にビデオ信号が輝度レベル１で表示
されていない場合に輝度レベル１で表示する）； （２）ａｂｃ＝１１０及びｅｆ ＝ １０又は１１の場
合：（この場合には命令信号１１０により、輝度し９．
１ ヘルか丁子は？でなかった場合にその輝度レベル−をレ
ヘルーに戻し、ルベルテアっり場合２ はそのままとする）； ビットｐ及びｑは次の場合に１１となる：（１）ａｂｃ
＝０１０及びｅｆ−＝１１の場合； （この場合には既
に表示されているビデオ信号の輝度レベｈ１に低輝度レ
ベル（−！−）の新しいレーダビデオデータで変更せず
そのままとする）；（２） ａｂｃ＝０１１の場合；
（この場合にはレーダビデオ信号が何も表示されていな
い場合又はし−ダビデオ信号が輝度レベル１で表示され
てい２ る場合でも新たに供給されたレーダビデオデータにより
そのレーダビデオ信号を輝度レベル１で表示する）； （３） ｅｆと無関係にａｂｃ ＝ １０１の場合；
（この場合にはメモリ内に記憶されている輝度データを
輝度レベル１にプリセラトスる）； （４） ａｂｅ：１１１及びｅｆ＝１１の場合；（こ
の場合には輝度レベル去なＯレベルに戻す命令信号に対
し輝度レベル１は変化させずにそのままとする）； もつと複雑な場合、例えばデータ発生器９のようなタイ
プの２台の発生器、即ちレーダ受信機及びアダプタ付カ
セットテープレコーダを用い、第２発生器１０が上述し
た数より多数の命令信号な発生し得る場合は、論理装置
６は第２図に示すような簡単な回路で表わすことはでき
ない。

斯る場合には、論理装置はプログラムによるメモリとし
て機能するものとする。

現在の技術水準では斯るメモリは種々の論理素子の使用
に関し多大の費用の節約をもたらす効果がある。

この場合のプール論理式は一層複雑となるので、その代
りに真理値表を第３図に示す。

この表は、ビデオデータ（４ビツトａｂｅｄ ）と、輝
度データ、即ちメモリ素子の内容（３ビットｅｆｇ）で
決定される、メモリ内に既に記憶されているデータｅｆ
ｇ ｋ書き換え輝度データｐｑｒの値な示す。

論理装置６に供給されるビデオデータａｂｅｄは次の通
りである。

ｏｏｏｏ：表示スクリーン上の合成データなりリア、即
ち輝度レベル０に戻すべきこと な表わす； ００１０：合成データを無条件で輝度レベル去で表示す
ること、即ち合成データが輝度 レベル１で表示されていない場合に、 必要に応じ、表示レーダデータを書き 換えることな表わす； ００１１：合成データを無条件で輝度レベル１で表示す
ること、即ち必要に応じ表示レ ーダデータを書き換えることな表わす； ０１００：表示スクリーン上の各点に何のレーダデータ
も表示されていない又はレーダ データが輝度レベル１で表示されてい る場合にレーダデータを輝度レベル± で表示することを表わす； ０１０１ ：表示スクリーン上の各点に何のレーダデー
タも表示されていない又はレータ データが輝度レベルよ又は１で表示さ ２ れている場合にレーダデータタ暉度レ ベル−で表示することを表わす； ０１１０：表示スターン上の各点に何のレーダデータも
表示されていない又はレーダデ ータが輝度レベル１ 去又王で表示さ ４１２ ４ れている場合にレーダデータを輝度し 、 ３ ヘルＴで表示することな表わす； ０１１１ ：表示スクリーン上の各点に何のレーダデー
タも表示されていない又はレーダ データが任意の輝度レベルで表示され ている場合にレーダデータを輝度レベ ル−で表示することな表わす； １００１ ：表示スクリーン上のレーダデータなりリア
、即ち輝度レベルＯに戻すべきこ とを表わす； １０１０ ：表示スクリーンを輝度レベル上にプリセッ
トすることを表わす： １０１１：表示スクリーンを輝度レベル１にプリセット
することを表わす； １１００ ：輝度レベル１で表示されたレーダデータを
レベル旦に戻すべきことを表わす； １１０１：輝度レベル且で表示されたレーダデー、 １ りなレベル丁に戻すべきことを表わす； １１１０：輝度レベル１で表示されたレーダデー、
１ りをレベル７に戻すべきことを表わす； １１１１：輝度レベル上で表示されたレーダデーりを０
レベルに戻すべきことを表わす。

３ピツ） ｅｆｇから成るメモリ素子の内容は次の通り
である： ０００：何のデータも表示スクリーン上の対応する位置
に表しないことを表わす； ０１０及び０１１：それぞれ合成データを輝度し、 １ ヘル７及び１で表示することを表わす； １００．１０１，１１０及び１１１：それぞれレーダデ
ータ帖暉度レベル±、−！−２旦及ヒ４ ２ ４ １で表示することを表わす。

レーダもしくは合成ビデオデータ又は命令信号の各受信
時に、このメモリ素子の内容は同−又は上述した種類の
他の輝度データと入れ替えられる。

第１データ発生器９は実時間で、対応するビデオ信号の
表示輝度レベルを増大するデータを発生する。

第２データ発生器１０は固定瞬時に、対応するビデオ信
号の表示輝度レベルを減少するデータを発生する（他に
表示スクリーンを所定の輝度レベルにリセットする信号
も発生する）。

第１データ発生器９で供給されるデータは各別のメモリ
素子の内容を変えるのみである。

即ちレーダ又は合成ビデオデータはアドレスされた特定
のメモリ素子の内容のみを変える。

第２データ発生器１０により供給される命令信号は大部
分のメモリ素子に順次に作用し、表示スクーン全体（表
示されている合成ビデオは除く）の輝度レベルを漸減す
る。

ビデオ信号が輝度レベル１で表示されている場合に、タ
イミング装置（第１図の１４）から輝度レベルな下げる
命令信号を固定瞬時に発生させて長い残像な有するげい
光体に似た残像効果を得る。

コレらの命令信号のアドレスは擬似ランダム的に発生さ
せて表示の輝度をできるだけ一様に減少させる。

第４図は第１図のブロック図の１部の詳細回路図で、本
例は米国特許第４１２８８３９号明細書に記載されてい
るようなデジタル走査変換器に適用するようにしたもの
である。

抽出したレーダビデオデータだけでなく合成データが付
加された全てのレーダ検出データを極めて多数の画素を
有するラスク走査表示スクリーン上に表示する必要があ
る場合には、メモリを同時にアクセスし得る複数個（Ｎ
ＸＮ）のサブメモリに分割するのが好適である。

この場合、アドレス以外は他に何の変更も必要ない。

第４図の詳細な説明の前に、上記米国特許明細書に記載
されているデジタル走査変換器を要約して説明する。

この変換器はレーダ受信ビデオ信号から得られたデータ
をラスタ走査表示器に表かするためのものである。

入ビデオ信号を量子化し、これなレーダ入力バッファ内
に、視野（レーダセンサにより方位−レンジ座標で決定
される）を所定（第１）速度で走査する走査パターンに
対応するアドレスで記憶する。

デジタル走査変換器は、更に、レーダ入力バッファから
のデータを受信するランダムアクセスメモリな具える。

このランダムアクセスメモリはＮＸＮ個の同時にアクセ
スし得るサブメモリ（各々ａＸａ個のメモリ素子を有す
る）から成る。

更に、走査パターン及び走査速度の関数としてのアドレ
スな発生して入力バッファから読み出したデータをラン
ダムアクセスメモリ内にラスタ走査表示器のラインパタ
ーンに対応する位置に書込むアドレス発生回路な具える
。

表示ラスタは各す個の画素を有するｂ個の画像ラインか
ら成るため、メモリはｂ ２（ｂ ＝Ｎ’ａ ）個のメ
モリ素子な含む。

任意の方位角（ψ）におけるレーダのレンジ走査に対し
、レンジ＆ｎ（ｎ〈Ｎ）セグメントに分け、各セグメン
トｔｋ個のレンジインクリメント△ｒとする。

この場合、これら各セグメントの長さに△ｒはａ個のメ
モリ素子で表わされたレンジにｖ’２を掛けたものに少
くとも等しい。

上述のアドレス発生回路は慣例の方位カウンタ、ｓｉｎ
／ｃｏｓ発生器、ｓｉｎ／ｃｏｓ発生器からの信号の供
給に応答してスタートアドレス値ｔｋ△ｒｃｏｓψ及び
ｔｋ△ｒｓｉｎ９）（ここで７：０，１，２．−。

ｎ−１）を発生するスタートアドレス発生器及び上記ｎ
個のスタートアドレスな考慮し、ｎ個のスタートアドレ
スな各ランダムアクセスメモリサイクルごとに△ｒ ｃ
ｏｓψ及び△ｒ ｓｉｎψづつインクリメントし、ｋ個
の順次のランダムアクセスメモリサイクルにおいてアド
レスｘ ＝ ｘｃ ＋（７に＋ｍ ）△ｒｅＯ８ψ及び
ｙ −＝ ｙｃ ＋ （ｔｋ＋ｍ ）△ｒ ｓｉｎψ（
ここで、ＸＣ及びｙｃはレーダセンサ位置な表わし、を
二０．１，２．・・・、ｎ−１（各メモリサイクルに対
し）及びｍ＝ｏ 、 １ 、２ 、＋＋＋、 ｋ−１で
ある）を発生するインクリメントアドレス発生器とから
なる。

各メモリサイクルにおいて規定されたアドレスのｎ個の
レンジに対応するレーダ入力バッファの記憶データな各
メモリサイクルにおいて規定されたランダムアクセスメ
モリのアドレス位置に転送スる（１サブメモリ内の１つ
の位置には１つのアドレスを割当てる）。

各画像ラインに対し関連するデータをＮ個のサブメモリ
から同時に読み取る。

これがためデジタル走査変換器はランダムアクセスメモ
リ内のデータを読み取り、ラスタ走査表示器上に所定（
第２）速度で表示する読取装置な具える。

この読取ユニットは１画像ラインのデータを記憶する少
くとも１個の１画像ラインメモリな具え、これなラスタ
走査表示に必要とされる順序で読み取る。

好適例では１）＝８９６、Ｎ＝７、従ってａ＝１２８で
ある。

メモリ記憶データの読取周波数は５５Ｈ２である。

７個のサブメモリの水平行は各画像ラインに対し同時に
読み取る。

好適例では各サブメモリを１６個の１０２４Ｘ１静的Ｒ
，ＡＭで構成すると共に、１６ビツトで並列に読み取り
得るものとする。

従って、■画像ラインを読み出すために、先ず最初に７
個のサブメモリの列の最初の１６メモリ素子を読出し、
次いで次の１６メモリ素子を読み出し、以下同様に読み
出す。

このようにして７×１６メモリ素子を各メモリサイクル
中に読み出し、８タモリサイクルで１画像ラインの８９
６メモリ素子を読み出す。

各メモリ素子が単一ビットの場合、７個の１６ビツトワ
ードが各メモリサイクルにおいて並列に読み出される。

各メモリ素子が数ビット、例えば３ビツトから成る場合
は７×３個の１６ビツトワードが各メモリサイクルにお
いて並列に読み出される。

ランダムアクセスメモリな読み出す方法及び読取データ
の処理については前記米国特許明細書に更に詳細に述べ
られている。

第４図において、第１及び第２データ発生器（９及び１
０）はレーダもしくは合成ビデオデータ及び命令信号と
アドレスデータな発生し、前者を４ビットＣＢ３−ｏで
表わし、後者をＸｇ−Ｑ及びＹ９−ｏ、即ちメモリ素子
及びラスク走査表示器の対応する点の１０ビツトのＸ及
びＹアドレスで表わす。

上述した例の８９６Ｘ８９６メモリ素子を含むメモリを
アドレスするためには、少くとも１０ビツトのＸ及びＹ
アドレスが必要である。

第２データ発生器１０により発生される信号はＡ４９で
示し、これにより各アドレスは全４９のサブメモリに供
給されること表わす。

これは、これらのサブメモリは全て同時にアクセスする
ことができ、全４９のサブメモリに対し輝度減少又はプ
リセット命令信号を同時に出力し得るためである。

メモリ素子のＸ及びＹアドレスはサブメモリアドレスＸ
９−７、及びＹ９−７、即ち所定のサブメモリのアドレ
スな含む。

全４９のサブメモリに対するアドレスデータの発生には
、比較器４３により、供給されたサブメモリアドレスＸ
９−７、Ｙ９−７が各サブメモリに対し特に加入したア
ドレスコードＸＢ、ＸＢと＝致するか否かを決定する必
要がある。

供給されたアドレスが全てのサブメモリに対し予定され
たものである場合には、ライン４４を経て信号が供給さ
れる。

この信号とＡ４９信号は何れも、供給されたアドレスが
全てのサブメモリに対し予定されたものであることを表
わし、ＯＲゲート４５を通り、ビデオデータＣＢ３−ｏ
をレジスタ４６に書込むと共にアドレス部分Ｘ３−０を
レジスタ４フ０部分Ｉ内に書込む書込信号として用いら
れる。

各サブメモリは１６個のＩＫＲＡＭから成るため、４ビ
ツトのアドレス部分Ｘ３−ｏをこれらＲＡＭのアドレス
指定に用いる。

所定のＩＫＲＡＭ内の位置なアドレスするアドレス部分
Ｘ６−４、Ｙ６−〇はレジスタ４Ｔの部分■内に記憶す
る。

これがため、このレジスタはサブメモリ内の特定位置の
アドレスを含む。

既に述べたように、各サブメモリの全ＲＡＭを同時に、
従って１６ビツト並列に読み取る。

これにより特定のＲＡＭのアドレス指定を不要にする。

これがためアドレス部分Ｘ６−４及びＹ６−０はレジス
タ４８内にも入れる。

タイミング装置１４からのＲＭＷ／Ｒ信号により特定の
メモリ位置のアドレス及びデータ読取用の対応するアド
レスの列な交互に供給する。

ＲＭＶ期間、即ちメモリ内に記憶されている輝度データ
な変更し得る期間においては、レジスタ４７０部分■の
内容をレジスタ４９に転送すると共に、部分Ｈの内容な
レジスタ５０に転送する。

Ｒ期間、即ちデータをメモリから読み取り得る期間にお
いてはレジスタ４８の内容のみをレジスタ５０に転送し
、レジスタ４９はプリセットする。

メモリ素子が３ビツトから成る場合には、サブメモリ１
を３個の同一回路ｉｓ、ｌｂ及び１ｃで構成する。

説明の便宜上、回路１ａについてのみ考察する。

メモリ１から及びメモリ１へのデータは第４図に示すよ
うに３部分に分割する。

１６個のＩＫＲＡＭを５１で示す。

ＩＲＭＷ期間において特定のメモリ素子がライン５２及
び５３を経てアドレスされると共に各ＲＡＭに接続され
たＡＮＤ回路５４０１個を除く全てが不作動となる。

復号されたＲＡＭアドレスに応じて、アドレスされたＲ
ＡＭに接続されたＡＮＤ回路が開き、アドレスされたメ
モリ位置の内容をライン５５を経てレジスタ５６に転送
することができる。

このように読み取られた輝度データがライン１を経て論
理装置６に供給される。

既に述べたように、論理装置６は、ライン７を経て供給
された輝度データとビデオデータＣＢ ３−。

を考慮して、新しい輝度データを発生し、これをライン
８を経てアドレスされたメモリ位置に転送する。

Ｒ期間においては、各ＲＡＭの１６個の対応スる位置を
ライン５３を経てアドレスすると共に全てのＡＮＤ回路
５４なライン５２な経て供給される信号て惺止し、各Ｒ
ＡＭから読み取ったデータをレジスタ５７内に書き込む
。

レジスタ５７内に他の６個のサブメモリからの対応する
データと一緒に記憶されたデータを第１図の回路２に供
給する。

メモリ全体は７×１６ビツトを発生する必要がある。

カウンタ５８と、その出力信号をサブメモリアドレスコ
ードＸＢと比較する比較器５９により７個のサブメモリ
から１６ビツトのグループを正しい順序で発生させる。

３ビツトメモリ素子の場合、メモリ全体から７Ｘ１６Ｘ
３個のビットを同時に発生させる。

レジスタ５１からレジスタ６０を経て読み取ったデータ
をサブメモリ１ｂ及び１ｃからのデータと共に回路２へ
供給する（これらのデータを３ＸＭＯＤ１５−０で示す
）。

第４図の説明はメモリをサブメモリに分割した場合に基
づいている。

斯る分割をしなければアドレッシング及び読み取り方法
は簡単にすることができる。

この場合メモリの内容を変更する方法はそのままである
。

【図面の簡単な説明】

第１図は本発明制御装置の簡単化したブロック図、第２
図は論理装置の簡単な例の構成図、第３図は論理装置の
一層複雑な例の真理値表、第４図は第１図のブロック図
の一部の詳細ブロック図である。 １・−・・・・ランダムアクセスメモリ、２・・・・・
・読取回路、４・・・・・・ＲＭＷ／Ｒスイッチ、６・
・・・・・論理装置、９・・・・・・第１ビデオデータ
発生器、１０・・・・・・第２ビデオデータ発生器、１
２・・・・−スイッチ、１４・・・・・・タイミング装
置、１Ａ、ＩＢ、ＩＣ・・・・・・サブメモリ、ＣＢ３
−ｏ−・−ゼデオデータ、Ｘ９−７．Ｙ９−７・・・・
・・サブメモリアドレス、Ｘ３−ｏ・・・・・・’ＲＡ
Ｍアドレス、Ｘ６−４．Ｙ６−ｏ・・・・・・メモリ位
置アドレス、ＸＢ、ＹＢ・・・・・・アドレスコード、
Ａ４９・・・・・台金信号、４３・・・・・・比較器、
４５・・・・・・ＯＲ回路、４６゜４７．４８，５０，
５２，５６，５７，６０・・・・・・レジスタ、５１・
・・・・・ＩＫＲＡＭ列、５４・・・・・ｆｆｉ回路列
、５８・・・・・・カウンタ、５９・・・・・・比較器
、３ＸＭＯＤ□５−０・・・・・・出力データ。

Claims (1)

1. 【特許請求の範囲】 １ ラスタ走査表示のビデオ信号の輝度を制御する制御
   装置であって、 ａ 多数のメモリ素子を具え、その各素子が、各素子と
   対応するラスク走査表示スクリーン上の位置にビデオ信
   号を表示するのに必要なデータを含んでいるランダムア
   クセスメモリ１と：ｂ 該メモリ１に接続され、前記デ
   ータを続み取って対応するビデオ信号をラスク走査表示
   スクリーン上に表示させる読取回路２と； Ｃ当該制御装置で処理すべきデータに関連するアドレス
   情報と、前記読取回路２により供給される前記メモリ１
   の読取りに必要なアドレス情報とな交互に前記メモリ１
   に供給する第１スイツチング装置４を具えた輝度制御装
   置において、前記ランダムアクセスメモリ１内に記憶さ
   れているデータはラスク走査表示スクリーン上に表示さ
   れるビデオ信号の輝度のみを規定するものとし、且つ本
   制御装置は、更に、第１及び第２データ発生器９，１０
   と第２スイツチング装置１２な具え、該第２スイツチン
   グ装置が第１位置のときは該第２スイツチング装置を介
   して第１データ発生器９がビデオデータを供給するとと
   もに該ビデオデータに対応する輝度を表わす第１輝度デ
   ータを位置させるべきランダムアクセスメモリ内の位置
   を指定し、前記第２スイツチング装置が第２位置のとき
   は該第２スイツチング装置を介して第２データ発生器１
   ０が命令信号な供給するとともに個々のメモリ素子と対
   応するラスク走査素子スクリーン上の位置に既に表示さ
   れているビデオデータの輝度より低い該命令信号に対応
   する第２輝度データな位置させるべきランダムアクセス
   メモリ内に位置な指定するようにし、更に前記第２スイ
   ツチング装置が第１位置のときは第１データ発生器９か
   らのビデオデータとランダムアクセスメモリ１内の前記
   指定された位置にある輝度データに応答して前記第１輝
   度データな発生してランダムアクセンメモリ１内の輝度
   データな書き換えると共に前記第２スイツチング装置が
   第２位置のときは第２データ発生器１０からの命令信号
   とランダムアクセスメモリ１内の前記指定された位置に
   ある輝度データに応答して前記第２輝度データを発生し
   てランダムアクセスメモリ１内の輝度データを書き換え
   る論理装置な具えていることを特徴とする輝度制御装置
   。 ２、特許請求の範囲第１項記載の輝度制御装置において
   、前記第２データ発生はタイミング装置の一部な構成し
   、既に表示されているビデオ信号の輝度を段階的に零に
   減少させるための命令信号な関連するメモリアドレスと
   ともに当該タイミング装置で決められた時間に発生する
   ものであることを特徴とする輝度制御装置。