JPS59231984A - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPS59231984A JPS59231984A JP58106255A JP10625583A JPS59231984A JP S59231984 A JPS59231984 A JP S59231984A JP 58106255 A JP58106255 A JP 58106255A JP 10625583 A JP10625583 A JP 10625583A JP S59231984 A JPS59231984 A JP S59231984A
- Authority
- JP
- Japan
- Prior art keywords
- data
- display
- memory
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ビデオテックス、テレテキスト等の文字・画
像表示システムにおける表示部に適用して好適な表示装
置に関する。
像表示システムにおける表示部に適用して好適な表示装
置に関する。
背景技術とその問題点
従来、ビデオテックス、テレテキスト等の文字・画像表
示システムにおいては、輝変情報を蓄えるための表示メ
モリ（ビデオｒ（ＡＭ）を持っている。そして、この表
示メモリにおいて１画面分すべての表示データを消去す
る（データを０”とする）ことがある。これをソフトウ
ェアで処理するためには、非常に多くの処理時間を要す
ることとなるため、従来はハードウェアで処世されてい
る。
示システムにおいては、輝変情報を蓄えるための表示メ
モリ（ビデオｒ（ＡＭ）を持っている。そして、この表
示メモリにおいて１画面分すべての表示データを消去す
る（データを０”とする）ことがある。これをソフトウ
ェアで処理するためには、非常に多くの処理時間を要す
ることとなるため、従来はハードウェアで処世されてい
る。
即ち、表示メモリを１垂石期間（ｌｖ）８艙込み状態と
し、バスドライバ用（スリーステート） ＩＣでデータ
バスに１００を出力し、一画面分の消去ケ行なうのであ
る。
し、バスドライバ用（スリーステート） ＩＣでデータ
バスに１００を出力し、一画面分の消去ケ行なうのであ
る。
しかし、このハードウェアで処理するものにおいては、
データを＠０″にするためだけにスリーステートのデー
タ発生回路が必要で、特に表示メモリの構成が８ピット
単位、１６ビツト単位と多くなるにつれて、このデータ
発生回路もその分だけ多く必要となり、回路規模が拡大
する欠点がある。
データを＠０″にするためだけにスリーステートのデー
タ発生回路が必要で、特に表示メモリの構成が８ピット
単位、１６ビツト単位と多くなるにつれて、このデータ
発生回路もその分だけ多く必要となり、回路規模が拡大
する欠点がある。
発明の目的
本発明は斯る点に鑑みてなされたもので、機能低下を招
くことなく回路構成が簡単となるようにしたものである
。
くことなく回路構成が簡単となるようにしたものである
。
発明の概要
本発明は上記目的を達成するため、表示メモリ上のデー
タをその入出力で反転するようにし、消去時は”０”を
書き込むのでなく、′″１”を書穴込むようにし、その
データ発生を抵抗だけで行なえるようにしたものである
。
タをその入出力で反転するようにし、消去時は”０”を
書き込むのでなく、′″１”を書穴込むようにし、その
データ発生を抵抗だけで行なえるようにしたものである
。
実施例
以下、図を参照しながら、本発明の一実施例について説
明しよう。
明しよう。
同図において、（１）はアドレスセレクタを示し、ＣＰ
Ｕ（図示せず）からのメモリアクセスのためのアドレス
信号ＣＰＵＡＤと、後述するドツトカウンタ及びライン
カウンタで発生されるアドレス信号ＤＩＳＡＤとを切換
えるためのものである。ＣＰＵからのアドレス信号ＣＰ
ＵＡＤは、このアドレスセレクタ（１）の端子Ｎに供給
される。
Ｕ（図示せず）からのメモリアクセスのためのアドレス
信号ＣＰＵＡＤと、後述するドツトカウンタ及びライン
カウンタで発生されるアドレス信号ＤＩＳＡＤとを切換
えるためのものである。ＣＰＵからのアドレス信号ＣＰ
ＵＡＤは、このアドレスセレクタ（１）の端子Ｎに供給
される。
また、（２）はドツトカウンタを示し、読み出し用の水
平方向のアドレス信号を発生するものである。
平方向のアドレス信号を発生するものである。
このドツトカウンタ（２）のクロック端子ＣＫには表示
クロックＣＬＫが供給され、そのクリア端子ＣＴ、ＦＬ
を基準として表示クロックＣＬＫをカウントすることで
水平方向のアドレス信号が得られる。
クロックＣＬＫが供給され、そのクリア端子ＣＴ、ＦＬ
を基準として表示クロックＣＬＫをカウントすることで
水平方向のアドレス信号が得られる。
また、（３）はラインカウンタを示し、読み出し用の垂
直方向のアドレス信号を発生するものである。
直方向のアドレス信号を発生するものである。
このラインカウンタ（３）のクロック端子ＣＫには水平
同期信号ＨＤが供給され、そのクリヤ端子ＣＬｆ（。
同期信号ＨＤが供給され、そのクリヤ端子ＣＬｆ（。
には垂直同期信号ＶＤが供給され、垂直同期信号ＶＤを
基準として水平同期信号ＨＤをカウントすることで垂直
方向のアドレス信号が得られる。
基準として水平同期信号ＨＤをカウントすることで垂直
方向のアドレス信号が得られる。
ドツトカウンタ（２；及びラインカウンタ（３）で得ら
れる夫々水平方向及びｆ！−直方向のアドレス信号は合
せてアドレス信号ＤＩＳＡＤとされ、アドレスセレクタ
（１）のＢ側の端子に供給される。
れる夫々水平方向及びｆ！−直方向のアドレス信号は合
せてアドレス信号ＤＩＳＡＤとされ、アドレスセレクタ
（１）のＢ側の端子に供給される。
また、（４）は表示メモリを示し、一画面分の表示デー
タ（パターン信号）を記憶するためのメモリである。こ
の表示メモリ（４）のアドレス端子Ａには、アドレスセ
レクタ（１）の出力端子Ｙに得られるアドレス信号が供
給される。
タ（パターン信号）を記憶するためのメモリである。こ
の表示メモリ（４）のアドレス端子Ａには、アドレスセ
レクタ（１）の出力端子Ｙに得られるアドレス信号が供
給される。
また、（５）はバスドライバを示し、その入力端子Ａに
はＣＰＵより表示データＤＡＴＡが供給され、その出力
端子Ｙに得られる出力はデータバス（６）を介して表示
メモリ（４）のデータ端子りに供給される。
はＣＰＵより表示データＤＡＴＡが供給され、その出力
端子Ｙに得られる出力はデータバス（６）を介して表示
メモリ（４）のデータ端子りに供給される。
この場合、書き込み時だけ、出力端子Ｙに反転された表
示デー・りＤＡＴＡが出力されるように制御される。尚
、書き込み時以外は出力端子Ｙはハイインヒーダンス状
態とされる。
示デー・りＤＡＴＡが出力されるように制御される。尚
、書き込み時以外は出力端子Ｙはハイインヒーダンス状
態とされる。
また、ｒ７）はパラレル／シリアル変換用シフトレジス
タである。そのデータ端子りには表示メモリ（４１より
読み出されたパラレルデータが供給される。
タである。そのデータ端子りには表示メモリ（４１より
読み出されたパラレルデータが供給される。
また、そのクロック端子ＣＫには表示クロックＣＬＫが
供給されると共に、ロード端子りにはドツトカウンタ（
２）よりロード信号が供給される。そして、このシフト
レジスタ（７）の出力端子ＱＨには反転され、かつシリ
アルデ〜りに変換された表示データＤＡＴＡ（パターン
信号）が得られる。
供給されると共に、ロード端子りにはドツトカウンタ（
２）よりロード信号が供給される。そして、このシフト
レジスタ（７）の出力端子ＱＨには反転され、かつシリ
アルデ〜りに変換された表示データＤＡＴＡ（パターン
信号）が得られる。
１だ、データバス（６）の各ラインは抵抗（８）ヲ介し
て電源十Ｂに接続される。
て電源十Ｂに接続される。
また、（９）は表示メモリ（４）の書キ込み／読み出し
制御回路を示し、ＣＰＵからのアクセス信号ＣＰＵＡＣ
及びドツトカウンタ（２］、ラインカウンタ（３）から
のアドレス信号ＤＩＳＡＤが供給される。この制御回路
（９）の端子ＲＤ及びＷ几には、夫々読み出し信号及び
書缶込み信号が得られ、表示メモリ【４）の端子孔り及
びＷＲＫ供給され、夫々読み出し状態及び書き込み状態
とされる。表示メモリ（４）は通常読み出し状態におか
れる。また、この制御回路（９）の端子Ｓにはスイッチ
ング信号が得られ、アドレスセレクタ（１）の端子Ｓ及
びバスドライバ（５）の端子ＱＣに制御信号として供給
される。
制御回路を示し、ＣＰＵからのアクセス信号ＣＰＵＡＣ
及びドツトカウンタ（２］、ラインカウンタ（３）から
のアドレス信号ＤＩＳＡＤが供給される。この制御回路
（９）の端子ＲＤ及びＷ几には、夫々読み出し信号及び
書缶込み信号が得られ、表示メモリ【４）の端子孔り及
びＷＲＫ供給され、夫々読み出し状態及び書き込み状態
とされる。表示メモリ（４）は通常読み出し状態におか
れる。また、この制御回路（９）の端子Ｓにはスイッチ
ング信号が得られ、アドレスセレクタ（１）の端子Ｓ及
びバスドライバ（５）の端子ＱＣに制御信号として供給
される。
この場合、表示メモリ（４）が読み出し状態とされると
き、アドレスセレクタ＋１１は、その出力端子Ｙに入力
端子Ｂに供給されるアドレス信号ＤＩ８ＡＤが得られる
ように制御され、また、バスドライバ（５）はその出力
端子Ｙがハイインピーダンス状態トなるように制御され
る。また、ＣＰＵからのアクセス信号ＣＰＵＡＣに基づ
き表示メモリ（４）が書き込み状態とされるとき、アド
レスセレクタ（１）は、その出力端子Ｙに入力端子Ｎに
供給されるアドレス信号ＣＰＵＡＤが得られるように制
御され、またバスドライバ（５）は、その出方端子Ｙに
反転された表示データＤＡＴＡが得られるように制御さ
れる。
き、アドレスセレクタ＋１１は、その出力端子Ｙに入力
端子Ｂに供給されるアドレス信号ＤＩ８ＡＤが得られる
ように制御され、また、バスドライバ（５）はその出力
端子Ｙがハイインピーダンス状態トなるように制御され
る。また、ＣＰＵからのアクセス信号ＣＰＵＡＣに基づ
き表示メモリ（４）が書き込み状態とされるとき、アド
レスセレクタ（１）は、その出力端子Ｙに入力端子Ｎに
供給されるアドレス信号ＣＰＵＡＤが得られるように制
御され、またバスドライバ（５）は、その出方端子Ｙに
反転された表示データＤＡＴＡが得られるように制御さ
れる。
また、ａｌは消去期間発生回路を示し、垂直同期信号Ｖ
Ｄ及びＣＰＵからの消去命令信号ＳＥが供給される。そ
して、この発生回路（１１から１ｖ期間の消去パルスＰ
Ｅが発生され、これが制御回路（９）に供給される。こ
のパルスＰＥの期間、制御回路（９）の端子ＷＲ，には
、書き込み信号が得られ、表示メモリ（４）は書き込み
状態とされる。また、端子Ｓに得られるスイッチング信
号により、このパルスＰＥの期間、アドレスセレクタ（
１）は、その出方端子Ｙに入力端子Ｂに供給されるアド
レス信号ＤＮＳＡＤが得られるように制御され、また、
バスドライバ（５）はその出力端子Ｙがハイインピーダ
ンス状態ト１ なるように制御される。
Ｄ及びＣＰＵからの消去命令信号ＳＥが供給される。そ
して、この発生回路（１１から１ｖ期間の消去パルスＰ
Ｅが発生され、これが制御回路（９）に供給される。こ
のパルスＰＥの期間、制御回路（９）の端子ＷＲ，には
、書き込み信号が得られ、表示メモリ（４）は書き込み
状態とされる。また、端子Ｓに得られるスイッチング信
号により、このパルスＰＥの期間、アドレスセレクタ（
１）は、その出方端子Ｙに入力端子Ｂに供給されるアド
レス信号ＤＮＳＡＤが得られるように制御され、また、
バスドライバ（５）はその出力端子Ｙがハイインピーダ
ンス状態ト１ なるように制御される。
本例は以上のように構成され、以下のように動作する。
まず、ＣＰＵからの表示データＤＡＴＡを表示メモリ（
４）Ｋ書き込む時、表示メモリ（４）には制御回路（９
）の端子ＷＦｔから書き込み信号が供給され、書き込み
状態とされる。そして、この表示メモリ（４）のアドレ
ス端子へにはアドレスセレクタ（１）の出力端子Ｙより
アドレス信号ＣＰＵＡ、Ｄが供給されると共和、そのデ
ータ端子りにはバスドライバ（５）の出力端子Ｙより反
転された表示データＤＡＴＡが供給される。そして、表
示メモリ（４）にはアドレス信号ＣＰＵ４Ｄに基づいて
反転された表示データＤＡＴＡが順次書き込まれる。
４）Ｋ書き込む時、表示メモリ（４）には制御回路（９
）の端子ＷＦｔから書き込み信号が供給され、書き込み
状態とされる。そして、この表示メモリ（４）のアドレ
ス端子へにはアドレスセレクタ（１）の出力端子Ｙより
アドレス信号ＣＰＵＡ、Ｄが供給されると共和、そのデ
ータ端子りにはバスドライバ（５）の出力端子Ｙより反
転された表示データＤＡＴＡが供給される。そして、表
示メモリ（４）にはアドレス信号ＣＰＵ４Ｄに基づいて
反転された表示データＤＡＴＡが順次書き込まれる。
次に、表示メモＩＪ ｆ４＋よりデータを読み出す時、
表示メモリ（４）には制御回路（９）の端子ＲＤから読
み出し信号が供給され、読み出し状態とされる。そして
、この表示メモリ（４）のアドレス端子Ａにはアドレス
セレクタ（１）の出力端子Ｙよりアドレス信号ＤＩＳＡ
Ｄが供給される。従って、この表示メモリ（４）の端子
りにはアドレス信号ＤＩＳＡＤに基づいて表示データＤ
ＡＴＡが順次読み出されて得られ、これがシフトレジス
タ（７）のパラレルデータｉ子りに供給される。そして
、このシフトレジスタ（７）の出力端子ＱＨＫは、反転
されてＣＰＵにおける論理データに戻され、かつシリア
ルデータ忙変換すした表示データ（パターン信号）ＤＡ
ＴＡ′が得られる。
表示メモリ（４）には制御回路（９）の端子ＲＤから読
み出し信号が供給され、読み出し状態とされる。そして
、この表示メモリ（４）のアドレス端子Ａにはアドレス
セレクタ（１）の出力端子Ｙよりアドレス信号ＤＩＳＡ
Ｄが供給される。従って、この表示メモリ（４）の端子
りにはアドレス信号ＤＩＳＡＤに基づいて表示データＤ
ＡＴＡが順次読み出されて得られ、これがシフトレジス
タ（７）のパラレルデータｉ子りに供給される。そして
、このシフトレジスタ（７）の出力端子ＱＨＫは、反転
されてＣＰＵにおける論理データに戻され、かつシリア
ルデータ忙変換すした表示データ（パターン信号）ＤＡ
ＴＡ′が得られる。
そして、この表示データＤＡＴＡに基づいて所定の表示
が行なわれる。
が行なわれる。
また、表示メモリ（４）の内容を消去するときには、Ｃ
ＰＵより消去命令信号ＳＥが消去期間発生回路（ＩＩに
供給され、この発生回路（ＩＧより制御回路（９）には
１ｖの消去パルスＰＥが供給される。そして、この消去
パルスＰＫの期間、表示メモリ（４）には制御回路（９
）の端子Ｖｌより書穴込み信号が供給され、書き込み状
態とされる。そして、この表示メモリ（４）のアドレス
端子Ａにはアドレスセレクタｉｌ＋の出方端子Ｙよりア
ドレス信号ＤＩＳＡＤが供給される。
ＰＵより消去命令信号ＳＥが消去期間発生回路（ＩＩに
供給され、この発生回路（ＩＧより制御回路（９）には
１ｖの消去パルスＰＥが供給される。そして、この消去
パルスＰＫの期間、表示メモリ（４）には制御回路（９
）の端子Ｖｌより書穴込み信号が供給され、書き込み状
態とされる。そして、この表示メモリ（４）のアドレス
端子Ａにはアドレスセレクタｉｌ＋の出方端子Ｙよりア
ドレス信号ＤＩＳＡＤが供給される。
また、この期間、バスドライバ（５）の出力端子Ｙはハ
イインピーダンス状態とされる。データバス（６）の夫
々のラインは抵抗（８）を介して電源十ＢＫ接続されて
いるので、この期間表示メモリ（４）にはアドレス信号
ＤＩＳＡＤに基づいて”１″のデータが書き込筐れる。
イインピーダンス状態とされる。データバス（６）の夫
々のラインは抵抗（８）を介して電源十ＢＫ接続されて
いるので、この期間表示メモリ（４）にはアドレス信号
ＤＩＳＡＤに基づいて”１″のデータが書き込筐れる。
上述したようにＣＰＵからの表示データＤＡＴＡは、表
示メモ１月４）に反転された状態（ＤＡＴＡ）で書き込
凍れ、かつ読み出し時に再ｒＥ反転されるようになされ
ているので、この表示メモリ（４）に′１″のデータが
書き込１れるということは、見かけ上表示メモリ（４）
の内容が消去されたことと同じ状態となる。
示メモ１月４）に反転された状態（ＤＡＴＡ）で書き込
凍れ、かつ読み出し時に再ｒＥ反転されるようになされ
ているので、この表示メモリ（４）に′１″のデータが
書き込１れるということは、見かけ上表示メモリ（４）
の内容が消去されたことと同じ状態となる。
このように本例によれば、表示メモリに書き込まれてい
る表示データを消去するのに使用されるデータ発生回路
として抵抗だけで構成でき、従来のようにス１１−ステ
ートのデータ発生回路等が必要でなく、回路構成が簡単
となる。贅た、回路構成が簡単となることにより、実装
上有利となると共にＬＳＩ化も有利となる。
る表示データを消去するのに使用されるデータ発生回路
として抵抗だけで構成でき、従来のようにス１１−ステ
ートのデータ発生回路等が必要でなく、回路構成が簡単
となる。贅た、回路構成が簡単となることにより、実装
上有利となると共にＬＳＩ化も有利となる。
また、本例によれば、データバス（６）に抵抗（８）が
接続されるので、データラインのインピーダンスが低く
なり、雑音に対しても強いものとなる。
接続されるので、データラインのインピーダンスが低く
なり、雑音に対しても強いものとなる。
発明の効果
以上述べた本発明によれば、表示メモリ上のデータをそ
の入出力で反転するようにし、消去時は０”を臀般込む
のでなく、′１″を書き込むようにし、そのデータ発生
を抵抗だけで行なえるようにしたものである。従って、
従来のようにスリーステートのデータ発生回路等が必要
でなく回路構成が簡単となり、実装上有利となると共に
ＬＳＩ化も有利となる。また、データ発生用の抵抗がデ
ータバスに接続され、データラインのインピーダンスが
低くなるので、雑音に対しても強いものとなる。
の入出力で反転するようにし、消去時は０”を臀般込む
のでなく、′１″を書き込むようにし、そのデータ発生
を抵抗だけで行なえるようにしたものである。従って、
従来のようにスリーステートのデータ発生回路等が必要
でなく回路構成が簡単となり、実装上有利となると共に
ＬＳＩ化も有利となる。また、データ発生用の抵抗がデ
ータバスに接続され、データラインのインピーダンスが
低くなるので、雑音に対しても強いものとなる。
図は本発明の一実施例を示す構成図である。
（１）はアドレスセレクタ、（４）は表示メモリ、（５
）はバスドライバ、 ＋６１はデータバス、（７）はパ
ラレル／シリアル変換用シフトレジスタ、（８）は抵抗
、（９）は読み出し７８冬込み制御回路、（ｌＩは消去
期間発生回路である。
）はバスドライバ、 ＋６１はデータバス、（７）はパ
ラレル／シリアル変換用シフトレジスタ、（８）は抵抗
、（９）は読み出し７８冬込み制御回路、（ｌＩは消去
期間発生回路である。
Claims (1)
- 表示メモリと、ハイインピーダンス状態ヲ取り得る第１
のインバータ回路と、第２のインバータ回路と、上記表
示メモリのデータバス及び電源の間に接続される抵抗と
を有し、書き込み時には表示データを上記ＭＸ１のイン
バータ回路を介して上記表示メモリに供給して書き込み
をし、読み出し時には上記表示メモリより読み出したデ
ータを上記第２のインバータ回路を介して上記表示デー
タを得これに基づいて表示をし、消去時には上記第１の
インバータ回路なハイインピーダンス状態として上記表
示メモリにおいて書を込み操作をすることを特徴とする
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106255A JPS59231984A (ja) | 1983-06-14 | 1983-06-14 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106255A JPS59231984A (ja) | 1983-06-14 | 1983-06-14 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59231984A true JPS59231984A (ja) | 1984-12-26 |
| JPH0432592B2 JPH0432592B2 (ja) | 1992-05-29 |
Family
ID=14428988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58106255A Granted JPS59231984A (ja) | 1983-06-14 | 1983-06-14 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231984A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004084169A1 (en) * | 2003-03-18 | 2004-09-30 | Ohsik Choi | Various-coloring control circuit using three-primary-color led sign module |
-
1983
- 1983-06-14 JP JP58106255A patent/JPS59231984A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004084169A1 (en) * | 2003-03-18 | 2004-09-30 | Ohsik Choi | Various-coloring control circuit using three-primary-color led sign module |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0432592B2 (ja) | 1992-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61188582A (ja) | マルチウインドウ書込み制御装置 | |
| JPS61252590A (ja) | 表示装置 | |
| JPS59231984A (ja) | 表示装置 | |
| JPS5960488A (ja) | カラ−グラフイツクメモリのデ−タ書き込み装置 | |
| US4988985A (en) | Method and apparatus for a self-clearing copy mode in a frame-buffer memory | |
| JPS6040053B2 (ja) | 画像記憶装置 | |
| JPS607676A (ja) | メモリ書込み回路 | |
| JPS60233689A (ja) | 画像メモリ装置 | |
| JPS59146087A (ja) | 繰り返し走査方式の表示装置 | |
| JPS61190389A (ja) | 文字表示装置 | |
| JPS62113193A (ja) | 記憶回路 | |
| JP3028616B2 (ja) | 色画像処理装置 | |
| JPS6090387A (ja) | グラフイツクメモリの書込み読出し制御装置 | |
| KR950020736A (ko) | 반도체 기억장치 | |
| JPS61278886A (ja) | メモリアクセス装置 | |
| JPS6190241A (ja) | 読出し制御回路 | |
| JPS60107694A (ja) | 文字図形表示装置 | |
| JPH03269893A (ja) | メモリカード | |
| JPS612191A (ja) | 表示画面の部分スクロ−ル回路 | |
| JPS617769A (ja) | イメ−ジメモリ書き込み制御方式 | |
| JPS59101090A (ja) | 記憶装置 | |
| JPH04333953A (ja) | バンクメモリ制御方式 | |
| JPS5913283A (ja) | 画像表示装置 | |
| JPS6134588A (ja) | 画像記憶制御回路 | |
| JPS61262788A (ja) | デイスプレイ用メモリ装置 |