JPH03269893A - メモリカード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリカード、特にＥＥＦＲＯＭ搭載のメモリ
カードに関する。

〔従来の技術〕

従来のメモリカードは、メモリカード側にＥＥＰＲＯＭ
のチップのみが搭載されていた。

〔発明が解決しようとする課題〕

従来のメモリカードでＥＥＰＲＯＭ搭載のタイプは、メ
モリカード側において、データポーリングの制御は行な
っていなかった。この為システム側でソフト的又はハー
ド的に最後にライトアクセスした番地とそのライトデー
タを保持し、ＥＥＰＲＯＭから出力されるデータポーリ
ングの信号を比較し、書き込みが終了したかどうかの判
断を行なう必要があった。

〔課題を解決するための手段〕

本発明のメモリカードは、ゲートアレイとＥＥＰＲＯＭ
を有している。またゲートアレイはデータバスコントロ
ール、データポーリング制御部。

メモリコントロールを有しており、データポーリング制
御部は複数のラッチ回路とセレクター回路及び複数の論
理回路を有している。

〔実施例〕

第１図は本発明の一実施例を示すブロック図である。

メモリカード３はゲートアレイ１及びメモリチップ２で
構成される。ゲートアレイ１はメモリカード３の外部イ
ンタフェースとの制御及びメモリチツブ２のデータ制御
を行なう。メモリチップ２は本例では８ケの６４にビッ
トＥＥＰＲＯＭでｍ或されている。

第２図はゲートアレイ１の内部ブロック図、第３図は本
発明の機能を実現する為の機能ブロック図である。デー
タポーリング制御部５に含まれる。

第４図は本発明のデータポーリング制御部の動作を示し
たタイミングチャートである。

第１図で、ＡＤＯ〜ＡＤ１５信号はアドレス信号である
。ＤＢＯ〜ＤＢ７信号はデータバス信号である。ＣＤ信
号はデータポーリング選択信号である。ＣＥ傷信号メモ
リチップ２の選択信号、ＷＥ信号はメモリチプ２に対す
るデータライト信号である。ＲＤ信号はデータポーリン
グのリード信号及びメモリチップ２に対するデータリー
ド信号である。またＭＡＤＯ−ＭＡＤｌ　２信号はメモ
リチップ２に対するアドレス信号、ＭＤＢＯ〜ＭＤＢ７
はメモリチップ２に対するデータバス信号、ＭＯＥ信号
はメモリチップ２に対するデータアウトイネーブル信号
、ＭＷＥ信号はメモリチップ２に対するデータライトイ
ネーブル信号ＭＣ３Ｏ〜ＭＣ８７信号はメモリチップ２
の８ケのＥＥＰＲＯＭのいずれかを選択する信号である
。

第２図はゲートアレイ１の内部ブロック図である。デー
タバスコントロール４．データポーリング制御部５．メ
モリコントロール部６からｔ？Ｒ或される。

データバスコントロール４は、メモリチップ２に対する
データバスの読み出し及び書き込み制御を行う。またデ
ータポーリング制御部５から出力されるＤＰＯＬ信号の
読み出し制御を行う。

データポーリング制御部５はメモリチップ２に対するア
ドレス信号の制御及びデータアウトイネーブル信号の制
御、データポーリングの制御を行う。メモリコントロー
ル部６はメモリチ・ンブに対するデータライトイネーブ
ル信号の制御及びメモリチップ２にある８ケのＥＥＰＲ
ＯＭを選択する信号の制御を行なう。

第３図はデータポーリング制御部５の機能ブロック図で
ある。１６ビツト幅のレジスタ７とセレクター８１ビッ
トのレジスタ９及びＥＸＣＬＵＳＩＶＥＮＯＲゲート１
０．ＡＮＤゲート１１゜ＡＮＤゲート１２．ＡＮＤゲー
ト１３．ＯＲゲート１４より構成される。

レジスタ７はＡＤＯ〜ＡＤ１５信号をＷＥ信号の立ち下
がりで取り込む。セレクタ８はＡＮＤゲート１２の出力
値に従い、ＡＤＯ〜ＡＤ１５信号又はレジスタ７のＲＡ
ＤＯ〜ＲＡＤ１５信号をＭＡＤＯ〜ＭＡＤ　１５信号と
して出力する。

ＭＡＤＯ〜ＭＡＤ　１２信号はメモリチップ２のアドレ
ス信号、ＭＡＤ１３〜ＭＡＤ　１５信号はメモリコント
ロール部６に入力され、ＭＣ３Ｏ〜ＭＣ３７信号のデコ
ード用信号となる。本例ではＡＮＤゲート１２の出力が
ＩＩ　Ｏ１１の時ＡＤＯ〜ＡＤ１５信号がＭＡＤＯ〜Ｍ
ＡＤ１５信号として出力され、ＡＮＤゲート１２の出力
が“１″の時ＲＡＤＯ〜ＲＡＤ１５信号がＭＡＤＯ〜Ｍ
ＡＤ　１５信号として出力される。

第４図は本発明の機能を実施した時のタイミングチャー
トである。外部インタフェースよりメモリライト動作が
発生するとゲートアレイ１はメモリチップ２に対しデー
タ書き込みを行う。この時ＷＥ信号の立ち下がりで、レ
ジスタ７に、メモリチップ２に対してアクセスしたアド
レス信号がラッチされる。またレジスタ９にその時デー
タバス信号の最上位ビットであるＤＢ７信号もラッチさ
れる、即ちレジスタ７とレジスタ９は最後にメモリライ
トアクセスしたアドレスとデータの最上位を保持してい
る。

次に外部インタフェースからデータポーリングリードの
動作を行なうとゲートアレイ１はレジスタ７に保持され
ているアドレスに対応したメモリチップ２にあるＥＥＰ
ＲＯＭに対しデータリード動作を行ない、メモリチップ
２より出力されたデータの最上位ビットであるＭＤＢ７
信号をレジスタ９の出力信号であるＲＤＢ７信号と排他
論理和をとりＤＰＯＬ信号をデータバス信号の１つとし
て出力する。

ＥＥＦＲＯＭはデータ書き込み終了後、最後にライトア
クセスされたアドレスを再度リードアクセスすると、デ
ータの最上位ビットに書き込みデータを出力する。逆に
書き込み未終了時は反転したデータを出力する。この為
ＤＰＯＬ信号が“１”であれば書き込み終了、“０”で
あれば書き込み未終了と判断できる６ 〔発明の効果〕 以上説明したように、本発明はメモリカード側のゲート
アレイにデータバスコントロール、メモリコントロール
とともにデータポーリング制御部を設ける事によりシス
テム側が用意にＥＥＰＲ○Ｍのデータ書き込みが終了し
たかどうかを判断できる。

タイミングチャートである。

１・・・ゲートアレイ、２・・・メモリチップ、３・・
・メモリカード、４・・・データバスコントロール、５
・・・データポーリング制御部、６・・・メモリコント
ロール、７・・・レジスタ、８・・・セレクタ、９・・
・レジスタ、１０・・・ＥＸＣＬＵＳ　Ｉ　ＶＥＮＯＲ
ゲート、１１・・・ＡＮＤゲート、１２・・・ＡＮＤゲ
ート、１３・・・ＡＮＤゲート、１４・・・ＯＲゲート
。

Claims (1)

【特許請求の範囲】
1. ＥＥＰＲＯＭとデータバスコントロール及びデータポー
   リング制御部及びメモリコントロールで構成されるゲー
   トアレイとを含むことを特徴とするメモリカード。