JPH06175910A - メモリアクセス回路及びそのメモリアクセスタイミングの自動検知方法 - Google Patents
メモリアクセス回路及びそのメモリアクセスタイミングの自動検知方法Info
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- JPH06175910A JPH06175910A JP32669592A JP32669592A JPH06175910A JP H06175910 A JPH06175910 A JP H06175910A JP 32669592 A JP32669592 A JP 32669592A JP 32669592 A JP32669592 A JP 32669592A JP H06175910 A JPH06175910 A JP H06175910A
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- access
- timing
- access timing
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Abstract
(57)【要約】
【目的】 メモリのアクセス速度を自動検知する。
【構成】 ＭＰＵ部１からの指示で異なるアクセスタイ
ミングを一時的に作成し、ＭＰＵ部１は各アクセスタイ
ミングでメモリ２にデータを書込む。同一のアクセスタ
イミングで読出したデータが書込みデータと一致する場
合の最速のアクセスタイミングをメモリに好適なアクセ
スタイミングと決定する。
ミングを一時的に作成し、ＭＰＵ部１は各アクセスタイ
ミングでメモリ２にデータを書込む。同一のアクセスタ
イミングで読出したデータが書込みデータと一致する場
合の最速のアクセスタイミングをメモリに好適なアクセ
スタイミングと決定する。
Description
【０００１】
【産業上の利用分野】この発明は、メモリに対してアク
セス（読み／書き）を行うメモリアクセス回路およびメ
モリアクセスタイミングの自動検知方法に関する。
セス（読み／書き）を行うメモリアクセス回路およびメ
モリアクセスタイミングの自動検知方法に関する。
【０００２】
【従来の技術】図３〜図１０を用いてメモリアクセスの
従来技術について説明する。
従来技術について説明する。
【０００３】図３は、プログラマブルコントローラに用
いられているメインプロセッサユニット部（以下、ＭＰ
Ｕ部と略すことがある）１とメモリ（ＲＡＭ）２との接
続構成を中心に示している。ＭＰＵ部１はクロック（Ｃ
ＬＫ）３を基本クロックとして動作する。ＭＰＵ部１と
メモリ２との間はアドレスバス５Ａ，データバス５Ｂお
よび制御信号バス５Ｃにより接続される。
いられているメインプロセッサユニット部（以下、ＭＰ
Ｕ部と略すことがある）１とメモリ（ＲＡＭ）２との接
続構成を中心に示している。ＭＰＵ部１はクロック（Ｃ
ＬＫ）３を基本クロックとして動作する。ＭＰＵ部１と
メモリ２との間はアドレスバス５Ａ，データバス５Ｂお
よび制御信号バス５Ｃにより接続される。
【０００４】図４は、ＭＰＵ部１のメモリマップであ
り、メモリ（ＲＡＭ）２に相当するＲＡＭ空間は、アド
レスバス５ＡのＭＳＢ（最上位ビット）であるＡ０＝
“１”の空間に割り付けられているものとする。図５は
ＭＰＵ部１がメモリ（ＲＡＭ）２をアクセスするタイミ
ングを示したタイミングチャートである。読出し（ＲＥ
ＡＤ）サイクルまたは書込み（ＷＲＩＴＥ）サイクル等
の１サイクルは、クロック（ＣＬＫ）３の４周期（ｔ
１，ｔ２，ｔ３，ｔ４）からなるものとする。
り、メモリ（ＲＡＭ）２に相当するＲＡＭ空間は、アド
レスバス５ＡのＭＳＢ（最上位ビット）であるＡ０＝
“１”の空間に割り付けられているものとする。図５は
ＭＰＵ部１がメモリ（ＲＡＭ）２をアクセスするタイミ
ングを示したタイミングチャートである。読出し（ＲＥ
ＡＤ）サイクルまたは書込み（ＷＲＩＴＥ）サイクル等
の１サイクルは、クロック（ＣＬＫ）３の４周期（ｔ
１，ｔ２，ｔ３，ｔ４）からなるものとする。
【０００５】図５の（ａ）と（ｂ）のタイミングの違い
は、クロック（ＣＬＫ）３の１周期が長いか短いかであ
る。タイミング（ａ）は、クロック（ＣＬＫ）３の１周
期が長いことから、１サイクルを示す信号であるＣＰＩ
（Ｃｙｃｌｅ Ｐｅｒ Ｉｎｓｔｒｕｃｔｉｏｎ）６も
長くなり、よって、アクセスタイミングの遅いメモリ
（ＲＡＭ）２をアクセスすることができる。タイミング
（ｂ）は、タイミング（ａ）に比べ、クロック（ＣＬ
Ｋ）３の１周期が短いことから、ＣＰＩ６も短くなり、
処理スピードを速くできる反面、アクセスタイムの遅い
メモリ（ＲＡＭ）２をアクセスすることはできなくな
る。従来は、システム設計段階でクロック（ＣＬＫ）３
の周期、および、メモリ（ＲＡＭ）２のアクセスタイム
を決定していた。その決定時のポイントの１つとして、
メモリ（ＲＡＭ）２のアクセスタイムと価格の関係が上
げられる。一般的に、アクセスタイムが短くなるほど価
格が高くなるためである。
は、クロック（ＣＬＫ）３の１周期が長いか短いかであ
る。タイミング（ａ）は、クロック（ＣＬＫ）３の１周
期が長いことから、１サイクルを示す信号であるＣＰＩ
（Ｃｙｃｌｅ Ｐｅｒ Ｉｎｓｔｒｕｃｔｉｏｎ）６も
長くなり、よって、アクセスタイミングの遅いメモリ
（ＲＡＭ）２をアクセスすることができる。タイミング
（ｂ）は、タイミング（ａ）に比べ、クロック（ＣＬ
Ｋ）３の１周期が短いことから、ＣＰＩ６も短くなり、
処理スピードを速くできる反面、アクセスタイムの遅い
メモリ（ＲＡＭ）２をアクセスすることはできなくな
る。従来は、システム設計段階でクロック（ＣＬＫ）３
の周期、および、メモリ（ＲＡＭ）２のアクセスタイム
を決定していた。その決定時のポイントの１つとして、
メモリ（ＲＡＭ）２のアクセスタイムと価格の関係が上
げられる。一般的に、アクセスタイムが短くなるほど価
格が高くなるためである。
【０００６】しかし、近年の半導体技術の進歩は目ざま
しいものがあり、同じ価格でよりアクセスタイムの短い
メモリが入手できるようになるまでの期間が、非常に短
くなってきている。そこで、システム設計段階よりアク
セスタイムの短いメモリ（ＲＡＭ）２を用いようとした
場合、図５の（ａ），（ｂ）で示したように、従来技術
ではクロック（ＣＬＫ）３の１周期を短くしなければな
らない。
しいものがあり、同じ価格でよりアクセスタイムの短い
メモリが入手できるようになるまでの期間が、非常に短
くなってきている。そこで、システム設計段階よりアク
セスタイムの短いメモリ（ＲＡＭ）２を用いようとした
場合、図５の（ａ），（ｂ）で示したように、従来技術
ではクロック（ＣＬＫ）３の１周期を短くしなければな
らない。
【０００７】そこで、従来では次のような解決策が提案
されている。その解決策について、図６〜図１０を用い
説明する。特記しない部分は、前記した内容と同一であ
る。図６および図７は、図３のＭＰＵ部１とメモリ（Ｒ
ＡＭ）２との構成に、スイッチ１１を用いたアクセスタ
イム設定手段とウエイト（ＷＡＩＴ）制御回路８とを加
えたメモリアクセス回路である。メモリ（ＲＡＭ）２と
アクセスタイム設定手段またはその一部は、メモリカー
ド７として、ＭＰＵ部１側と切り放せるものとする。図
６および図７のアクセス設定手段（スイッチ１１）は４
つのアクセスタイミングを選択的に設定することが可能
である。
されている。その解決策について、図６〜図１０を用い
説明する。特記しない部分は、前記した内容と同一であ
る。図６および図７は、図３のＭＰＵ部１とメモリ（Ｒ
ＡＭ）２との構成に、スイッチ１１を用いたアクセスタ
イム設定手段とウエイト（ＷＡＩＴ）制御回路８とを加
えたメモリアクセス回路である。メモリ（ＲＡＭ）２と
アクセスタイム設定手段またはその一部は、メモリカー
ド７として、ＭＰＵ部１側と切り放せるものとする。図
６および図７のアクセス設定手段（スイッチ１１）は４
つのアクセスタイミングを選択的に設定することが可能
である。
【０００８】図６のアクセスタイム設定手段は、ＷＡＩ
Ｔ制御回路８のＳＥＴ０（９），ＳＥＴ１（１０）を、
メモリカード７側から直接与えている。ここでは、アク
セスタイムの異なるメモリカード毎で、プリント基板を
共用するため、前記ＳＥＴ０（９），ＳＥＴ１（１０）
をスイッチ１１で作り出している。
Ｔ制御回路８のＳＥＴ０（９），ＳＥＴ１（１０）を、
メモリカード７側から直接与えている。ここでは、アク
セスタイムの異なるメモリカード毎で、プリント基板を
共用するため、前記ＳＥＴ０（９），ＳＥＴ１（１０）
をスイッチ１１で作り出している。
【０００９】図７のアクセスタイム設定手段は、メモリ
カード７側とＭＰＵ部１側との接続信号線を少なくする
ため、データバス１２を介してＳＥＴ０，ＳＥＴ１をＷ
ＡＩＴ制御回路８に与えている。その方法は、まず、リ
ードレジスタ１３のゲート信号＊ＲＤＳ＝“０”とし
て、スイッチ１１で設定されたアクセスタイム設定をデ
ータバス１２を用いて、ＭＰＵ部１に読込む。スイッチ
１１を用いている理由は、図６の回路と同様である。次
に、その読込んだ設定情報をデータバス１２に出力し、
ライトレジスタ１４のラッチパルス＊ＷＲＳを出してラ
イトレジスタ１４にセットすることにより、ＷＡＩＴ制
御回路８のＳＥＴ０，ＳＥＴ１にアクセスタイム設定情
報を与える。
カード７側とＭＰＵ部１側との接続信号線を少なくする
ため、データバス１２を介してＳＥＴ０，ＳＥＴ１をＷ
ＡＩＴ制御回路８に与えている。その方法は、まず、リ
ードレジスタ１３のゲート信号＊ＲＤＳ＝“０”とし
て、スイッチ１１で設定されたアクセスタイム設定をデ
ータバス１２を用いて、ＭＰＵ部１に読込む。スイッチ
１１を用いている理由は、図６の回路と同様である。次
に、その読込んだ設定情報をデータバス１２に出力し、
ライトレジスタ１４のラッチパルス＊ＷＲＳを出してラ
イトレジスタ１４にセットすることにより、ＷＡＩＴ制
御回路８のＳＥＴ０，ＳＥＴ１にアクセスタイム設定情
報を与える。
【００１０】図８，図９は、ＷＡＩＴ制御回路８につい
て示してある。このＷＡＩＴ制御回路では、ＳＥＴ０
（９），ＳＥＴ１（１０）をもとに、ＭＰＵ部１にＷＡ
ＩＴ信号１５を与える。ＭＰＵ部１は、通常ＣＬＫ３の
ｔ１，ｔ２，ｔ３，ｔ４の４周期からなる１ＣＰＩを、
また、ｔ３とｔ４の間にＷＡＩＴ ＣＬＫをＷＡＩＴ信
号の長さに応じて発生させ、ＣＬＫ３の５以上の周期か
らなる１ＣＰＩをつくる。ここでは、アクセスタイム設
定により、ＣＬＫ３の４周期、５周期、６周期、７周期
のいずれかが選択可能なＷＡＩＴ制御回路例を示す。
て示してある。このＷＡＩＴ制御回路では、ＳＥＴ０
（９），ＳＥＴ１（１０）をもとに、ＭＰＵ部１にＷＡ
ＩＴ信号１５を与える。ＭＰＵ部１は、通常ＣＬＫ３の
ｔ１，ｔ２，ｔ３，ｔ４の４周期からなる１ＣＰＩを、
また、ｔ３とｔ４の間にＷＡＩＴ ＣＬＫをＷＡＩＴ信
号の長さに応じて発生させ、ＣＬＫ３の５以上の周期か
らなる１ＣＰＩをつくる。ここでは、アクセスタイム設
定により、ＣＬＫ３の４周期、５周期、６周期、７周期
のいずれかが選択可能なＷＡＩＴ制御回路例を示す。
【００１１】図８の（ａ）は、ＳＥＴ０（９）＝
“０”，ＳＥＴ１（１０）＝“１”のＷＡＩＴ ＣＬＫ
１６を２個発生させるタイミングを示している。ＷＡＩ
Ｔ信号１５は、ｔ２から“１”となり、ｔ３とＷＡＩＴ
ＣＬＫ１６の１個後に“０”となる。ただし、このＷ
ＡＩＴ信号１５は、メモリ（ＲＡＭ）２の空間を示すＡ
０＝“１”の時のみ前記動作をし、メモリ（ＲＡＭ）２
以外の空間を示すＡ０＝“０”の時は、ＷＡＩＴ信号１
５は“０”のままである。これは、ＳＥＴ０（９），Ｓ
ＥＴ１（１０）がメモリ（ＲＡＭ）２のアクセスタイム
設定であることによる。
“０”，ＳＥＴ１（１０）＝“１”のＷＡＩＴ ＣＬＫ
１６を２個発生させるタイミングを示している。ＷＡＩ
Ｔ信号１５は、ｔ２から“１”となり、ｔ３とＷＡＩＴ
ＣＬＫ１６の１個後に“０”となる。ただし、このＷ
ＡＩＴ信号１５は、メモリ（ＲＡＭ）２の空間を示すＡ
０＝“１”の時のみ前記動作をし、メモリ（ＲＡＭ）２
以外の空間を示すＡ０＝“０”の時は、ＷＡＩＴ信号１
５は“０”のままである。これは、ＳＥＴ０（９），Ｓ
ＥＴ１（１０）がメモリ（ＲＡＭ）２のアクセスタイム
設定であることによる。
【００１２】図８の（ｂ）は、ＳＥＴ（９）＝“１”，
ＳＥＴ１（１０）＝“１”のＷＡＩＴ ＣＬＫ１６を発
生させないタイミングを示している。この場合、メモリ
（ＲＡＭ）２の空間に関わらず、ＷＡＩＴ信号１５は
“０”のままである。このタイミングチャートを実現す
るＷＡＩＴ制御回路例を図９に示す。
ＳＥＴ１（１０）＝“１”のＷＡＩＴ ＣＬＫ１６を発
生させないタイミングを示している。この場合、メモリ
（ＲＡＭ）２の空間に関わらず、ＷＡＩＴ信号１５は
“０”のままである。このタイミングチャートを実現す
るＷＡＩＴ制御回路例を図９に示す。
【００１３】ＷＡＩＴ信号１５はＪＫフリップフロップ
１９により、“１”または“０”に変化する。ＷＡＩＴ
信号＝“１”にするのは、Ｊ入力｛ＷＡＩＴ ＣＬＫ０
個指定（ＷＳＥＴ０＝“１”）ではなくメモリ（ＲＡ
Ｍ）２空間（Ａ０＝“１”）でありＣＰＩ６＝“１”の
条件で“１”｝＝“１”であり、ＷＡＩＴ信号＝“０”
にするのは、Ｋ入力｛ＣＰＩ＝“０”，ＣＰＩ＝“０”
１ＣＬＫ経過、ＣＰＩ＝“０”後２ＣＬＫ経過、の３本
からの選択（この選択条件に、ＳＥＴ０（９），ＳＥＴ
１（１０）のデコード結果使用）｝＝“１”である。
１９により、“１”または“０”に変化する。ＷＡＩＴ
信号＝“１”にするのは、Ｊ入力｛ＷＡＩＴ ＣＬＫ０
個指定（ＷＳＥＴ０＝“１”）ではなくメモリ（ＲＡ
Ｍ）２空間（Ａ０＝“１”）でありＣＰＩ６＝“１”の
条件で“１”｝＝“１”であり、ＷＡＩＴ信号＝“０”
にするのは、Ｋ入力｛ＣＰＩ＝“０”，ＣＰＩ＝“０”
１ＣＬＫ経過、ＣＰＩ＝“０”後２ＣＬＫ経過、の３本
からの選択（この選択条件に、ＳＥＴ０（９），ＳＥＴ
１（１０）のデコード結果使用）｝＝“１”である。
【００１４】図１０は、ＷＡＩＴ信号１５が接続された
ＭＰＵ部１のタイミングチャートであり、ＷＡＩＴ Ｃ
ＬＫ２個の場合を示している。ここでは、詳細な説明は
省略する。
ＭＰＵ部１のタイミングチャートであり、ＷＡＩＴ Ｃ
ＬＫ２個の場合を示している。ここでは、詳細な説明は
省略する。
【００１５】
【発明が解決しようとする課題】従来装置においては、
異なるアクセスタイムのメモリに変更する場合、その変
更したアクセスタイムに合わせて、手動指示でアクセス
タイムの設定を変更する必要があった。このため、装置
外表面に設定用スイッチを設置しなければならず装置が
大型化、配線が複雑となっていた。
異なるアクセスタイムのメモリに変更する場合、その変
更したアクセスタイムに合わせて、手動指示でアクセス
タイムの設定を変更する必要があった。このため、装置
外表面に設定用スイッチを設置しなければならず装置が
大型化、配線が複雑となっていた。
【００１６】そこで、本発明の目的は、メモリのアクセ
スタイムの変更のみで、メインプロセッサユニットのメ
モリアクセス時のサイクルタイムを変化させるメモリア
クセス回路を提供することにある。
スタイムの変更のみで、メインプロセッサユニットのメ
モリアクセス時のサイクルタイムを変化させるメモリア
クセス回路を提供することにある。
【００１７】
【課題を解決するための手段】このような目的を達成す
るために、請求項１の発明は、メモリおよび該メモリに
アクセスする回路で構成され、前記メモリをアクセスタ
イミングの異なる他のメモリに交換接続することの可能
なメモリアクセス回路において、予め用意された複数の
アクセスタイミングで順次に前記メモリの特定アドレス
に対して特定データを書込む書込み手段と、該手段の書
込みのアクセスタイミングと同一のアクセスタイミング
で前記メモリの特定アドレスから前記特定データを読出
す読出し手段と、書込み時の前記特定データと読出し時
の前記特定データが一致しているか否かを判定し、一致
判定の得られる場合の中の最も速いアクセスタイミング
を前記メモリのアクセスタイミングとして設定する手段
とを具えたことを特徴とする。
るために、請求項１の発明は、メモリおよび該メモリに
アクセスする回路で構成され、前記メモリをアクセスタ
イミングの異なる他のメモリに交換接続することの可能
なメモリアクセス回路において、予め用意された複数の
アクセスタイミングで順次に前記メモリの特定アドレス
に対して特定データを書込む書込み手段と、該手段の書
込みのアクセスタイミングと同一のアクセスタイミング
で前記メモリの特定アドレスから前記特定データを読出
す読出し手段と、書込み時の前記特定データと読出し時
の前記特定データが一致しているか否かを判定し、一致
判定の得られる場合の中の最も速いアクセスタイミング
を前記メモリのアクセスタイミングとして設定する手段
とを具えたことを特徴とする。
【００１８】請求項２の発明は、メモリを交換接続する
ことの可能なアクセス回路のメモリアクセスタイミング
自動検知方法において、前記アクセス回路は、予め用意
された複数のアクセスタイミングで順次に前記メモリの
特定アドレスに対して特定データを書込み、書込みのア
クセスタイミングと同一のアクセスタイミングで前記メ
モリの特定アドレスから前記特定データを読出し、書込
み時の前記特定データと読出し時の前記特定データが一
致しているか否かを判定し、一致判定の得られる場合の
中の最も速いアクセスタイミングを前記メモリのアクセ
スタイミングとして設定することを特徴とする。
ことの可能なアクセス回路のメモリアクセスタイミング
自動検知方法において、前記アクセス回路は、予め用意
された複数のアクセスタイミングで順次に前記メモリの
特定アドレスに対して特定データを書込み、書込みのア
クセスタイミングと同一のアクセスタイミングで前記メ
モリの特定アドレスから前記特定データを読出し、書込
み時の前記特定データと読出し時の前記特定データが一
致しているか否かを判定し、一致判定の得られる場合の
中の最も速いアクセスタイミングを前記メモリのアクセ
スタイミングとして設定することを特徴とする。
【００１９】
【作用】この発明は、メモリのアクセス可能な速度より
も速い速度でデータを読出すと、読出されたデータは不
定となるという性質に着目している。
も速い速度でデータを読出すと、読出されたデータは不
定となるという性質に着目している。
【００２０】このような性質を利用して、異なるアクセ
スタイミングでメモリの同一アドレスに対してデータを
書込み、次に読出したデータと書込みデータの一致が得
られるアクセスタイミングを検出する。検出のアクセス
タイミングの中で最も速いアクセスタイミングがメモリ
に好適なアクセスタイミングとして決定される。
スタイミングでメモリの同一アドレスに対してデータを
書込み、次に読出したデータと書込みデータの一致が得
られるアクセスタイミングを検出する。検出のアクセス
タイミングの中で最も速いアクセスタイミングがメモリ
に好適なアクセスタイミングとして決定される。
【００２１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２２】図１〜図２を用い、実施例について説明す
る。特記しない部分は、従来技術に示した内容と同様で
ある。
る。特記しない部分は、従来技術に示した内容と同様で
ある。
【００２３】図１は、図７で示した従来の回路構成か
ら、メモリカード７のスイッチ１１とリードレジスタ１
３を削除したメモリアクセス回路である。図２に示すメ
モリアクセスタイム判別処理でＭＰＵ部１により判別し
た結果をデータバス１２に出力し、ライトレジスタ１４
のラッチパルス＊ＷＲＳを出してライトレジスタ１４に
セットすることにより、ＷＡＩＴ制御回路８のＳＥＴ
０，ＳＥＴ１にアクセスタイム設定情報を与える。
ら、メモリカード７のスイッチ１１とリードレジスタ１
３を削除したメモリアクセス回路である。図２に示すメ
モリアクセスタイム判別処理でＭＰＵ部１により判別し
た結果をデータバス１２に出力し、ライトレジスタ１４
のラッチパルス＊ＷＲＳを出してライトレジスタ１４に
セットすることにより、ＷＡＩＴ制御回路８のＳＥＴ
０，ＳＥＴ１にアクセスタイム設定情報を与える。
【００２４】図２は、ＭＰＵ部１が実行するメモリアク
セスタイム判別手順のフローチャートを示している。
セスタイム判別手順のフローチャートを示している。
【００２５】ＷＡＩＴ ＣＬＫ１６の発生が少なくなる
ＳＥＴ０（９）とＳＥＴ１（１０）の組合せの順（ＳＥ
Ｔ９，１９＝１１，１０，０１，００）すなわち、アク
セスタイミングの速い順にライトレジスタ１４をセット
（Ｓ１またはＳ４）し、それぞれに対応のアクセスタイ
ミングでメモリ（ＲＡＭ）２空間にデータをライト（ラ
イトデータ１）し、次に同一データをリード（リードデ
ータ２）する（Ｓ２，Ｓ３）。その際、ライトデータ１
とリードデータ２が一致した最初のＳＥＴ０（９）とＳ
ＥＴ１（１０）の組み合せが、メモリアクセスタイムに
応じたＷＡＩＴＣＬＫ１６を発生させるライトレジスタ
１４のセットデータとなる（Ｓ５）。したがってＭＰＵ
１が本発明の書込み手段、読出し手段、設定手段として
動作する。
ＳＥＴ０（９）とＳＥＴ１（１０）の組合せの順（ＳＥ
Ｔ９，１９＝１１，１０，０１，００）すなわち、アク
セスタイミングの速い順にライトレジスタ１４をセット
（Ｓ１またはＳ４）し、それぞれに対応のアクセスタイ
ミングでメモリ（ＲＡＭ）２空間にデータをライト（ラ
イトデータ１）し、次に同一データをリード（リードデ
ータ２）する（Ｓ２，Ｓ３）。その際、ライトデータ１
とリードデータ２が一致した最初のＳＥＴ０（９）とＳ
ＥＴ１（１０）の組み合せが、メモリアクセスタイムに
応じたＷＡＩＴＣＬＫ１６を発生させるライトレジスタ
１４のセットデータとなる（Ｓ５）。したがってＭＰＵ
１が本発明の書込み手段、読出し手段、設定手段として
動作する。
【００２６】ライトデータ１としては、リードデータ２
との偶然の一致を避けるため、１アドレス当り全ビット
“１”と“０”のデータで一致の検証をするべきであ
る。また、１種類のメモリカード７に複数のメモリ（Ｒ
ＡＭ）２がある場合、最も遅いメモリアクセスタイムに
合わせるため、各メモリ（ＲＡＭ）２でライトデータ１
とリードデータ２の一致の検証を行うべきである。
との偶然の一致を避けるため、１アドレス当り全ビット
“１”と“０”のデータで一致の検証をするべきであ
る。また、１種類のメモリカード７に複数のメモリ（Ｒ
ＡＭ）２がある場合、最も遅いメモリアクセスタイムに
合わせるため、各メモリ（ＲＡＭ）２でライトデータ１
とリードデータ２の一致の検証を行うべきである。
【００２７】また、同一アドレスに対して同一のアクセ
スタイミングで複数回の書込み／読出しを行って、一致
回路がしきい値以上となるアクセスタイミングを選択す
ると、アクセスタイミングの検出精度が高まる。
スタイミングで複数回の書込み／読出しを行って、一致
回路がしきい値以上となるアクセスタイミングを選択す
ると、アクセスタイミングの検出精度が高まる。
【００２８】さらに、本実施例では速いアクセスタイミ
ングから遅いアクセスタイミングの順でアクセスを行う
ようにしているが、逆の順で行うこともできる。ただ
し、この場合は、データの不一致が初めて得られたとき
に、前回のアクセスタイミングをメモリのアクセスタイ
ミングとして設定する。アクセスタイミングを速い方か
らとする場合はアクセスタイミングの検出時間が速いと
いう利点があり、アクセスタイミングを遅い方からとす
る場合は、メモリの破壊が生じにくいという利点があ
る。
ングから遅いアクセスタイミングの順でアクセスを行う
ようにしているが、逆の順で行うこともできる。ただ
し、この場合は、データの不一致が初めて得られたとき
に、前回のアクセスタイミングをメモリのアクセスタイ
ミングとして設定する。アクセスタイミングを速い方か
らとする場合はアクセスタイミングの検出時間が速いと
いう利点があり、アクセスタイミングを遅い方からとす
る場合は、メモリの破壊が生じにくいという利点があ
る。
【００２９】
【発明の効果】以上、説明に本発明によれば、ユーザは
メモリを交換するだけでよくメモリのアクセスタイムに
合ったサイクルタイムを自動的に得ることができる。
メモリを交換するだけでよくメモリのアクセスタイムに
合ったサイクルタイムを自動的に得ることができる。
【図１】本発明実施例の回路構成を示すブロック図であ
る。
る。
【図２】図１のＭＰＵ部１の実行する処理手順を示すフ
ローチャートである。
ローチャートである。
【図３】従来のメモリアクセス回路の構成を示すブロッ
ク図である。
ク図である。
【図４】メモリに割当てたアドレス空間を示すブロック
図である。
図である。
【図５】図１の回路の動作タイミングを示すタイミング
チャートである。
チャートである。
【図６】アクセスタイミングを可変のメモリアクセス回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図７】アクセスタイミングを可変のメモリアクセス回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図８】ＷＡＩＴ制御回路８の動作タイミングを示すタ
イミングチャートである。
イミングチャートである。
【図９】ＷＡＩＴ制御回路８の回路構成を示すブロック
図である。
図である。
【図１０】図６，図７のＭＰＵ部１の動作タイミングを
示すタイミングチャートである。
示すタイミングチャートである。
１ ＭＰＵ部 ２ メモリ（ＲＡＭ） ３ クロック（ＣＬＫ） ４ ＲＡＭ空間 ５Ａ アドレスバス ５Ｂ データバス ６ ＣＰＩ ７ メモリカード ８ ＷＡＩＴ制御回路 ９ ＳＥＴ０ １０ ＳＥＴ１ １１ スイッチ １２ データバス １３ リードレジスタ １４ ライトレジスタ １５ ＷＡＩＴ信号 １７ Ｊ入力 １８ Ｋ入力 １９ ＪＫフリップフロップ
Claims (2)
- 【請求項１】 メモリおよび該メモリにアクセスする回
路で構成され、前記メモリをアクセスタイミングの異な
る他のメモリに交換接続することの可能なメモリアクセ
ス回路において、 予め用意された複数のアクセスタイミングで順次に前記
メモリの特定アドレスに対して特定データを書込む書込
み手段と、 該手段の書込みのアクセスタイミングと同一のアクセス
タイミングで前記メモリの特定アドレスから前記特定デ
ータを読出す読出し手段と、 書込み時の前記特定データと読出し時の前記特定データ
が一致しているか否かを判定し、一致判定の得られる場
合の中の最も速いアクセスタイミングを前記メモリのア
クセスタイミングとして設定する手段とを具えたことを
特徴とするメモリアクセス回路。 - 【請求項２】 メモリを交換接続することの可能なアク
セス回路のメモリアクセスタイミング自動検知方法にお
いて、 前記アクセス回路は、予め用意された複数のアクセスタ
イミングで順次に前記メモリの特定アドレスに対して特
定データを書込み、 書込みのアクセスタイミングと同一のアクセスタイミン
グで前記メモリの特定アドレスから前記特定データを読
出し、 書込み時の前記特定データと読出し時の前記特定データ
が一致しているか否かを判定し、一致判定の得られる場
合の中の最も速いアクセスタイミングを前記メモリのア
クセスタイミングとして設定することを特徴とするメモ
リアクセスタイミングの自動検知方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32669592A JPH06175910A (ja) | 1992-12-07 | 1992-12-07 | メモリアクセス回路及びそのメモリアクセスタイミングの自動検知方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32669592A JPH06175910A (ja) | 1992-12-07 | 1992-12-07 | メモリアクセス回路及びそのメモリアクセスタイミングの自動検知方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06175910A true JPH06175910A (ja) | 1994-06-24 |
Family
ID=18190637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32669592A Pending JPH06175910A (ja) | 1992-12-07 | 1992-12-07 | メモリアクセス回路及びそのメモリアクセスタイミングの自動検知方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06175910A (ja) |
-
1992
- 1992-12-07 JP JP32669592A patent/JPH06175910A/ja active Pending
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