JP3117984B2 - 半導体不揮発性メモリ装置 - Google Patents
半導体不揮発性メモリ装置Info
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- JP3117984B2 JP3117984B2 JP12774790A JP12774790A JP3117984B2 JP 3117984 B2 JP3117984 B2 JP 3117984B2 JP 12774790 A JP12774790 A JP 12774790A JP 12774790 A JP12774790 A JP 12774790A JP 3117984 B2 JP3117984 B2 JP 3117984B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電気的に書換可能な不揮発性メモリ素子を
利用した半導体不揮発性メモリ装置に関する。
利用した半導体不揮発性メモリ装置に関する。
この発明は電気的に書換可能な不揮発性メモリ素子か
ら成る半導体不揮発性メモリ装置において、数ビット長
で構成される二組の信号線の一致，不一致を判定するの
に、一方の信号線を不揮発性メモリ素子に接続すると共
に、前記不揮発性メモリ素子の書込みは、他方の信号線
入力を常に監視し、あらかじめ定めた入力信号の変化を
検知することで起動し、行うことにより、不揮発性メモ
リ素子に接続された側の信号線データを自由に設定でき
るようにしたものである。
ら成る半導体不揮発性メモリ装置において、数ビット長
で構成される二組の信号線の一致，不一致を判定するの
に、一方の信号線を不揮発性メモリ素子に接続すると共
に、前記不揮発性メモリ素子の書込みは、他方の信号線
入力を常に監視し、あらかじめ定めた入力信号の変化を
検知することで起動し、行うことにより、不揮発性メモ
リ素子に接続された側の信号線データを自由に設定でき
るようにしたものである。
数ビット長で構成される二組の信号線の一致，不一致
を判定することは、特にCPUを用いた装置において、接
続される周辺デバイスの選択信号を発生する回路を構成
するのに必要とされる。そしてその選択動作をアドレス
デコードと称し、それに用いられる汎用ICをアドレスデ
コード用ICという。
を判定することは、特にCPUを用いた装置において、接
続される周辺デバイスの選択信号を発生する回路を構成
するのに必要とされる。そしてその選択動作をアドレス
デコードと称し、それに用いられる汎用ICをアドレスデ
コード用ICという。
従来、アドレスデコードに用いられる回路としては、
機械的接点を有するスイッチとデジタル信号一致判定用
汎用ICとを組み合わせたものや、汎用不揮発性メモリIC
を利用したものが知られていた。
機械的接点を有するスイッチとデジタル信号一致判定用
汎用ICとを組み合わせたものや、汎用不揮発性メモリIC
を利用したものが知られていた。
第２図は従来のアドレスデコード回路の第１の例であ
る。以下図面に基づいて動作概要を説明する。一致判定
用IC11は１バイト（８ビット）長の二組の信号入力の一
致を判定する汎用ICである。そして、二組の信号入力の
内一方のアドレス入力端子２は、CPUの出力するアドレ
スバスに接続される。また他方の信号入力は通常DIPス
イッチ９と抵抗アレイ10とから成るデータ設定回路が接
続される。かかる回路構成において、データ設定回路に
より設定された１バイトのデータとアドレス入力端子２
に接続されたCPUのアドレスバスの信号は常時比較さ
れ、一致していればデコード出力端子８から一致信号が
出力される。
る。以下図面に基づいて動作概要を説明する。一致判定
用IC11は１バイト（８ビット）長の二組の信号入力の一
致を判定する汎用ICである。そして、二組の信号入力の
内一方のアドレス入力端子２は、CPUの出力するアドレ
スバスに接続される。また他方の信号入力は通常DIPス
イッチ９と抵抗アレイ10とから成るデータ設定回路が接
続される。かかる回路構成において、データ設定回路に
より設定された１バイトのデータとアドレス入力端子２
に接続されたCPUのアドレスバスの信号は常時比較さ
れ、一致していればデコード出力端子８から一致信号が
出力される。
第３図は従来のアドレスデコード回路の第２の例であ
り、汎用不揮発性メモリICを用いたものである。第１の
例と同様に一致判定用IC11の一方の入力はCPUの出力す
るアドレスバス15に接続されているのに対し、他方の信
号入力は不揮発性メモリIC12のデータ入出力線が接続さ
れている。また不揮発性メモリIC12の書込み，読み出し
を行うためにデータバス14がバストランシーバ17を介し
て接続されると共に、当不揮発性メモリIC12を選択する
ための信号の発生にアドレスデコード用IC15が用いられ
ている。かかる回路構成において、アドレスデコードに
必要なデータの設定はCPUの制御により、不揮発性メモ
リIC12にデータを書込むことによって行われる。そして
制御信号線群16を操作し、不揮発性メモリIC12を読み出
し状態にすることで、アドレスバス15の信号は一致判定
用IC11により常時比較され、一致していればデコード出
力端子８から一致信号が出力される。
り、汎用不揮発性メモリICを用いたものである。第１の
例と同様に一致判定用IC11の一方の入力はCPUの出力す
るアドレスバス15に接続されているのに対し、他方の信
号入力は不揮発性メモリIC12のデータ入出力線が接続さ
れている。また不揮発性メモリIC12の書込み，読み出し
を行うためにデータバス14がバストランシーバ17を介し
て接続されると共に、当不揮発性メモリIC12を選択する
ための信号の発生にアドレスデコード用IC15が用いられ
ている。かかる回路構成において、アドレスデコードに
必要なデータの設定はCPUの制御により、不揮発性メモ
リIC12にデータを書込むことによって行われる。そして
制御信号線群16を操作し、不揮発性メモリIC12を読み出
し状態にすることで、アドレスバス15の信号は一致判定
用IC11により常時比較され、一致していればデコード出
力端子８から一致信号が出力される。
〔発明が解決しようとする課題〕 しかし従来の技術のアドレスデコード回路では、機械
的接点を有するスイッチを用いているため、接点の接触
不良や経時変化に起因する信頼性の低下に加え、スイッ
チの設定条件によっては、抵抗アレイに常時電流を流す
ことになり、低消費電力化には不向きである。またデー
タの設定を変えるためには、DIPスイッチを操作する必
要があり、その都度装置を停止させて回路基板を抜き差
しする場合もある。これらの欠点を解決するためにデー
タの設定部分を汎用不揮発性メモリに置き換えた従来の
技術のアドレスデコード回路においては、不揮発性メモ
リICを制御するために、新たにアドレスデコード用IC
と、バストランシーバが必要であり、それら両ICへの信
号配線が増し、データバス，アドレスバスの負荷が重く
なり、特に高速動作領域におけるCPUシステムの設計が
難しくなると共に、制御信号線も複雑になる。さらにDI
Pスイッチと抵抗アレイを用いた場合と、汎用不揮発性
メモリICを用いた場合のどちらにおいても部品点数が多
く、省スペース，実装密度の向上，実装工数の低減らに
よるコストダウン，信頼性向上には極めて不向きであ
る。
的接点を有するスイッチを用いているため、接点の接触
不良や経時変化に起因する信頼性の低下に加え、スイッ
チの設定条件によっては、抵抗アレイに常時電流を流す
ことになり、低消費電力化には不向きである。またデー
タの設定を変えるためには、DIPスイッチを操作する必
要があり、その都度装置を停止させて回路基板を抜き差
しする場合もある。これらの欠点を解決するためにデー
タの設定部分を汎用不揮発性メモリに置き換えた従来の
技術のアドレスデコード回路においては、不揮発性メモ
リICを制御するために、新たにアドレスデコード用IC
と、バストランシーバが必要であり、それら両ICへの信
号配線が増し、データバス，アドレスバスの負荷が重く
なり、特に高速動作領域におけるCPUシステムの設計が
難しくなると共に、制御信号線も複雑になる。さらにDI
Pスイッチと抵抗アレイを用いた場合と、汎用不揮発性
メモリICを用いた場合のどちらにおいても部品点数が多
く、省スペース，実装密度の向上，実装工数の低減らに
よるコストダウン，信頼性向上には極めて不向きであ
る。
この発明は従来のこのような欠点を解決するために、
外付け部品を必要とせず、信号配線本数が少なく、デー
タを設定するのに、回路基板を抜き差しする必要がな
く、CPUの制御によりプログラマブルに行う半導体不揮
発性メモリを提供することを目的としている。
外付け部品を必要とせず、信号配線本数が少なく、デー
タを設定するのに、回路基板を抜き差しする必要がな
く、CPUの制御によりプログラマブルに行う半導体不揮
発性メモリを提供することを目的としている。
上記課題を解決するために、この発明は設定データの
記憶，保持に不揮発性メモリ素子を用いると共に、アド
レス入力監視回路を設け、前記不揮発性メモリ素子の書
込みを、一組のアドレス入力端子に入力された信号を常
に監視し、あらかじめ定めた入力信号の変化を検知する
ことで行うようにした。
記憶，保持に不揮発性メモリ素子を用いると共に、アド
レス入力監視回路を設け、前記不揮発性メモリ素子の書
込みを、一組のアドレス入力端子に入力された信号を常
に監視し、あらかじめ定めた入力信号の変化を検知する
ことで行うようにした。
上記のように構成された半導体不揮発性メモリ装置に
おいて、アドレス入力監視回路は常にアドレスバスの変
化を監視することで、ある特定のアドレス変化パターン
を検知し、それに続く一連のアドレス入力信号を不揮発
性メモリ素子へ書込む設定データ及び機能設定用データ
として取り込み、自動的に取り込みデータを不揮発性メ
モリ素子に書込む、さらにアドレス入力監視回路はアド
レスバスを監視し続け、あらかじめ定めたアドレス入力
信号により、アドレスデコードを開始させる。上述の動
作によりアドレスデコードのデータ設定をCPUの制御に
よりプログラマブルに行うと共に、設定データの取り込
みを、一組のアドレス入力端子から行うことで本半導体
不揮発性メモリ装置の必要端子数を最少にした。
おいて、アドレス入力監視回路は常にアドレスバスの変
化を監視することで、ある特定のアドレス変化パターン
を検知し、それに続く一連のアドレス入力信号を不揮発
性メモリ素子へ書込む設定データ及び機能設定用データ
として取り込み、自動的に取り込みデータを不揮発性メ
モリ素子に書込む、さらにアドレス入力監視回路はアド
レスバスを監視し続け、あらかじめ定めたアドレス入力
信号により、アドレスデコードを開始させる。上述の動
作によりアドレスデコードのデータ設定をCPUの制御に
よりプログラマブルに行うと共に、設定データの取り込
みを、一組のアドレス入力端子から行うことで本半導体
不揮発性メモリ装置の必要端子数を最少にした。
以下にこの発明の実施例を図面に基づいて詳細に説明
する。
する。
第１図は本発明の不揮発性メモリ装置の実施例を示す
構成図である。信号▲▼が入力されるデバイス選
択入力端子１と８ビット長のアドレス入力端子２は、ア
ドレス入力監視回路３に接続され、信号▲▼が能
動状態（本実施例では“L"）にある時点でのアドレス入
力を監視しており、例えば同一アドレス入力が二度連続
したことを検知することでその次にアドレス入力端子２
に入力される信号を、不揮発性メモリ素子に書込むべき
設定データとして取り込み、さらに次のアドレス入力信
号を機能設定用データとして取り込み、それぞれをデー
タラッチ４に保持する。次いでデータラッチ４に保持さ
れたデータは書込み，読み出し制御回路５を通じて不揮
発性メモリ素子６に書込まれる。この時不揮発性メモリ
素子の書込みに必要とされる高電圧パルス列と、タイミ
ングは本発明の不揮発性メモリ装置内部で発生する。書
込みが終了した後、アドレス入力信号を取り込み、あら
かじめ定めたアドレス入力（本実施例でははじめに二度
連続したアドレス入力）と同一であった場合には、不揮
発性メモリ素子６に書込んだ設定データを書込み，読み
出し制御回路５を作用させ読み出し、一致判定回路７の
二組の入力端子群の一方に送る。一致判定回路７の他方
の入力端子は、前記アドレス入力端子２に接続されてお
り、両者の信号号群の一致判定を行い、その結果出力信
号▲▼をデコード出力端子８に出力する。
構成図である。信号▲▼が入力されるデバイス選
択入力端子１と８ビット長のアドレス入力端子２は、ア
ドレス入力監視回路３に接続され、信号▲▼が能
動状態（本実施例では“L"）にある時点でのアドレス入
力を監視しており、例えば同一アドレス入力が二度連続
したことを検知することでその次にアドレス入力端子２
に入力される信号を、不揮発性メモリ素子に書込むべき
設定データとして取り込み、さらに次のアドレス入力信
号を機能設定用データとして取り込み、それぞれをデー
タラッチ４に保持する。次いでデータラッチ４に保持さ
れたデータは書込み，読み出し制御回路５を通じて不揮
発性メモリ素子６に書込まれる。この時不揮発性メモリ
素子の書込みに必要とされる高電圧パルス列と、タイミ
ングは本発明の不揮発性メモリ装置内部で発生する。書
込みが終了した後、アドレス入力信号を取り込み、あら
かじめ定めたアドレス入力（本実施例でははじめに二度
連続したアドレス入力）と同一であった場合には、不揮
発性メモリ素子６に書込んだ設定データを書込み，読み
出し制御回路５を作用させ読み出し、一致判定回路７の
二組の入力端子群の一方に送る。一致判定回路７の他方
の入力端子は、前記アドレス入力端子２に接続されてお
り、両者の信号号群の一致判定を行い、その結果出力信
号▲▼をデコード出力端子８に出力する。
第４図は上記動作を説明する動作タイミング図であ
る。本実施例では特定のアドレス変化パターンとして
は、同一アドレスが二度連続して入力されることを条件
としたが、それに限るものではなく、CPUを用いた装置
において、通常は起こり得ないアドレスバスサイクルで
あればより理想的である。実際のCPUを用いた装置内で
の接続は、デバイス選択入力端子１にメモリーリード信
号あるいはI/Oリード信号を出力するCPUの出力端子を接
続し、アドレス入力端子２には、アドレスバスを接続す
るだけでよい。ここでメモリーリード信号あるいはI/O
リード信号を使用するのは、CPUを用いた装置内の他の
周辺デバイスに対して影響を与えないためである。
る。本実施例では特定のアドレス変化パターンとして
は、同一アドレスが二度連続して入力されることを条件
としたが、それに限るものではなく、CPUを用いた装置
において、通常は起こり得ないアドレスバスサイクルで
あればより理想的である。実際のCPUを用いた装置内で
の接続は、デバイス選択入力端子１にメモリーリード信
号あるいはI/Oリード信号を出力するCPUの出力端子を接
続し、アドレス入力端子２には、アドレスバスを接続す
るだけでよい。ここでメモリーリード信号あるいはI/O
リード信号を使用するのは、CPUを用いた装置内の他の
周辺デバイスに対して影響を与えないためである。
動作タイミング図中、ステートT3においてデコード設
定データ、ステートT4において機能設定データとして取
り込んでいるが、機能設定データは以下の用途に必要で
ある。第１にデコードするデータのビット長が８ビット
必要でない場合には、一致判定においてビット列の一部
を無効にしなければならない。よって、ビット列の有
効，無効情報を、上記機能設定データより取り込むこと
とする。第５図にはビット列の有効，無効を取り入れた
場合の一致判定回路の一実施例を示す。
定データ、ステートT4において機能設定データとして取
り込んでいるが、機能設定データは以下の用途に必要で
ある。第１にデコードするデータのビット長が８ビット
必要でない場合には、一致判定においてビット列の一部
を無効にしなければならない。よって、ビット列の有
効，無効情報を、上記機能設定データより取り込むこと
とする。第５図にはビット列の有効，無効を取り入れた
場合の一致判定回路の一実施例を示す。
第２に本不揮発性メモリ装置が、CPUを用いた装置内
で複数個使用される場合には、複数個ある本メモリ装置
の内から一つあるいは任意の所望のメモリ装置を選択す
る必要がある。そのような場合には、ステートT4で取り
込んだ機能設定データを利用して選択することとする。
以上のことから機能設定データは一回のアドレス入力で
取り込むことのできるビット長より多くのデータを必要
とする場合が存在するが、そのような場合にはステート
T4での機能設定データの取り込みに次いで、さらに機能
設定データを追加することで容易に実現できる。よって
本発明においては、取り込みデータ長及び、データ数に
特別な制限は設けない。
で複数個使用される場合には、複数個ある本メモリ装置
の内から一つあるいは任意の所望のメモリ装置を選択す
る必要がある。そのような場合には、ステートT4で取り
込んだ機能設定データを利用して選択することとする。
以上のことから機能設定データは一回のアドレス入力で
取り込むことのできるビット長より多くのデータを必要
とする場合が存在するが、そのような場合にはステート
T4での機能設定データの取り込みに次いで、さらに機能
設定データを追加することで容易に実現できる。よって
本発明においては、取り込みデータ長及び、データ数に
特別な制限は設けない。
本不揮発性メモリ装置に必要な入力信号はデバイス選
択入力端子に入力される▲▼とアドレス入力端子
に入力されるアドレス入力信号のみであるため、従来の
DIPスイッチと抵抗アレイを用いたアドレスデコード回
路を容易に置き換えることが可能である。
択入力端子に入力される▲▼とアドレス入力端子
に入力されるアドレス入力信号のみであるため、従来の
DIPスイッチと抵抗アレイを用いたアドレスデコード回
路を容易に置き換えることが可能である。
以上説明したように、この発明はアドレスデコード回
路を外付部品無しで、しかも信号線本数が少なく、デー
タ設定をCPUの制御によりプログラマブルに行うことに
より、部品点数の削減，省スペース，実装密度の向上，
実装工数の低減によるコストダウンに加え、本装置を用
いた装置全体の信頼度，保守性を向上させるという効果
がある。
路を外付部品無しで、しかも信号線本数が少なく、デー
タ設定をCPUの制御によりプログラマブルに行うことに
より、部品点数の削減，省スペース，実装密度の向上，
実装工数の低減によるコストダウンに加え、本装置を用
いた装置全体の信頼度，保守性を向上させるという効果
がある。
第１図は本発明の半導体不揮発性メモリ装置の実施例を
示す構成図、第２図，第３図はそれぞれ従来のアドレス
デコード回路を示す回路図、第４図は本発明の半導体不
揮発性メモリ装置の実施例の動作タイミング図、第５図
は本発明にかかる半導体不揮発性メモリ装置における一
致判定回路図である。 １……デバイス選択入力端子 ２……アドレス入力端子 ３……アドレス入力監視回路 ４……データラッチ ５……書込み，読み出し制御回路 ６……不揮発性メモリ素子 ７……一致判定回路 ８……デコード出力端子 ９……DIPスイッチ 10……抵抗アレイ 11……一致判定用IC 12……不揮発性メモリIC 13……アドレスデコード用IC 14……データバス 15……アドレスバス 16……制御信号線群 17……バストランシーバー
示す構成図、第２図，第３図はそれぞれ従来のアドレス
デコード回路を示す回路図、第４図は本発明の半導体不
揮発性メモリ装置の実施例の動作タイミング図、第５図
は本発明にかかる半導体不揮発性メモリ装置における一
致判定回路図である。 １……デバイス選択入力端子 ２……アドレス入力端子 ３……アドレス入力監視回路 ４……データラッチ ５……書込み，読み出し制御回路 ６……不揮発性メモリ素子 ７……一致判定回路 ８……デコード出力端子 ９……DIPスイッチ 10……抵抗アレイ 11……一致判定用IC 12……不揮発性メモリIC 13……アドレスデコード用IC 14……データバス 15……アドレスバス 16……制御信号線群 17……バストランシーバー
Claims (1)
- 【請求項１】アドレス入力信号を不揮発性的に記憶する
半導体不揮発性メモリと、 デバイス選択入力端子から能動態状態を示すSEL信号を
入力し、前記半導体不揮発性メモリの読込み読み出し制
御する読み書き読み出し制御回路と、 前記デバイス選択入力端子から能動状態を示すSEL信号
を入力し、アドレス入力端子からアドレス入力信号の入
力を監視するアドレス入力監視回路と、 前記アドレス入力端子からのアドレス入力信号を入力
し、前記アドレス入力信号を保持し、前記読み書き読み
出し制御回路に前記アドレス信号を出力するデータラッ
チと、 前記アドレス入力端子からのアドレス入力信号を入力
し、該アドレス入力信号と、前記読み込み読み出し制御
回路が読み出した前記半導体不揮発性メモリのアドレス
入力信号との信号を一致判定し、該判定結果を出力端子
に出力する一致判定回路とからなる半導体不揮発性メモ
リにおいて、 前記アドレス監視回路は、能動状態を示すSEL信号を入
力した時、前記アドレス入力端子からの同一のアドレス
入力信号が二度連続して入力することを監視し、連続入
力のとき時、さらに次のアドレス入力信号を前記データ
ラッチ及び前記読み込み読み出し制御回路を介して前記
不揮発性メモリに前記次のアドレス入力信号を書き込む
ことを特徴とする半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12774790A JP3117984B2 (ja) | 1990-05-17 | 1990-05-17 | 半導体不揮発性メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12774790A JP3117984B2 (ja) | 1990-05-17 | 1990-05-17 | 半導体不揮発性メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423299A JPH0423299A (ja) | 1992-01-27 |
| JP3117984B2 true JP3117984B2 (ja) | 2000-12-18 |
Family
ID=14967692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12774790A Expired - Lifetime JP3117984B2 (ja) | 1990-05-17 | 1990-05-17 | 半導体不揮発性メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3117984B2 (ja) |
-
1990
- 1990-05-17 JP JP12774790A patent/JP3117984B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0423299A (ja) | 1992-01-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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