JPH08179985A

JPH08179985A - メモリデコーダ

Info

Publication number: JPH08179985A
Application number: JP32198994A
Authority: JP
Inventors: Kousuke Inudou; 浩介犬童; Ritsuro Orihashi; 律郎折橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-12-26
Filing date: 1994-12-26
Publication date: 1996-07-12

Abstract

(57)【要約】【目的】多数個のメモリを使用する際に、少数のメモリ
選択信号で、全てのメモリの読みだし，書き込みを可能
にするメモリデコーダを提供する。【構成】アドレスデコーダ１０１では、メモリアドレス
１１１〜１１２をデコードし、出力側に接続しているメ
モリの読みだし、書き込み可能な状態にし、更に読みだ
し信号１１４及び書き込み信号１１５を供給するメモリ
をメモリアドレス１１３の論理値により特定する。この
読みだし及び書き込みが可能で、かつ読みだし信号ある
いは書き込み信号が供給されるメモリが一つになるよう
に回路を構成することにより、目的とするメモリの読み
だし及び書き込みを可能にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、少数のメモリ選択信号
で多数個のメモリの読みだし、あるいは書き込みを行う
メモリデコーダに関する。

【０００２】

【従来の技術】図４に従来技術のメモリデコーダの一例
を示す。図示のように、アドレスデコーダ４０１に対
し、メモリアドレスを入力端子４１１〜４１３を介して
入力すると、メモリアドレスの論理値に対応して、アド
レスデコーダ４０１の出力であるメモリ選択信号４２１
〜４２８によってメモリ４０２〜４０９のうち一つが選
択され、書き込み及び読みだしを可能にする。この状態
で、読みだし信号を入力端子４１４を介して入力する
と、選択しているメモリの、入力端子４１６からのアド
レス信号で指定しているアドレスに書き込まれているデ
ータを入出力端子４１７に出力する。また、書き込み信
号を入力端子４１５を介して入力すると、選択している
メモリの、入力端子４１６からのアドレス信号で指定し
たアドレスにデータの書き込みを行う。尚、この種の装
置に関する公知文献は、例えば、インテル社シリーズ
２フラッシュメモリカード iMC004FLSA，iMC010FLS
A，iMC020FLSA（１９９２年）第４頁から第８頁（INTEL
SERIES2 FLASH MEMORY CARDSiMC004FLSA，iMC010FLS
A，iMC020FLSA(1992) PP4-8）において論じられてい
る。

【０００３】

【発明が解決しようとする課題】ところで、従来技術に
よる場合には、メモリの個数分メモリ選択信号を必要と
する。このため、アドレスデコーダをＬＳＩで構成する
場合、メモリ数＋αのピン数が必要となり、メモリを多
数個搭載する際には、数個のＬＳＩ、あるいは多ピンの
大規模ＬＳＩで構成せざるを得なくなり、広大な実装面
積を必要とする。

【０００４】本発明の目的は、アドレスデコーダから出
力されるメモリ選択信号数を削減して、アドレスデコー
ド用ＬＳＩのデバイス数ならびに実装面積の節約が可能
なメモリデコーダを提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明はメモリアドレス信号と書き込み信号、ある
いは読みだし信号を入力信号とし、メモリアドレス信号
の論理値からある領域のメモリを書き込み／読みだし可
能にし、また、メモリアドレス信号の論理値により、メ
モリに書き込み信号あるいは読みだし信号を供給するメ
モリを特定する回路構成にする。

【０００６】

【作用】メモリアドレス信号のうちの数本をデコード
し、その論理値から数個のメモリを選択する。また、メ
モリアドレス信号のうち、メモリ選択に使用しなかった
残りの数本をデコードし、その論理値から書き込み信
号、あるいは読みだし信号を供給するメモリを特定す
る。この読みだし及び書き込みが可能で、かつ書き込み
信号、あるいは読みだし信号が供給されるメモリが一つ
になるように回路を構成することにより、目的とするメ
モリの書き込み／読みだしを可能にする。

【０００７】

【実施例】図１に本発明の一例の全体構成を、また、図
２に図１の要部入力信号波形を示す。図１に示すよう
に、入力端子１１１〜１１３から供給するメモリアドレ
ス、入力端子１１４から供給する読みだし信号、及び入
力端子１１５から供給する書き込み信号を入力し、メモ
リ選択信号１２１〜１２４、読みだしデコード信号１２
５〜１２６、書き込みデコード信号１２７〜１２８を出
力するアドレスデコーダ１０１と、入力端子１１６から
供給されるアドレス信号１１６とアドレスデコーダ１０
１から供給されるメモリ選択信号１２１〜１２４、読み
だしデコード信号１２５〜１２６及び書き込みデコード
信号１２７〜１２８を入力し、データ信号１１７を入出
力するメモリ１０２〜１０９で構成する。入力端子１１
１〜１１２からのメモリアドレス信号は、その論理値に
より、メモリ選択信号１２１〜１２４のいずれか一つに
メモリ選択を示す論理値を出力する。また、入力端子１
１４からの読みだし信号は入力端子１１３からのメモリ
アドレス信号の論理値により、読みだしデコード出力１
２５〜１２６のいずれかに出力する。また、入力端子１
１５からの書き込み信号は入力端子１１３からのメモリ
アドレス信号の論理値により、書き込みデコード出力１
２７〜１２８のいずれかに出力する。メモリ選択信号１
２１〜１２４よりメモリ選択を検知し、読みだしデコー
ド信号１２５〜１２６より読みだし信号を受け取ったメ
モリは、入力端子１１６からのアドレス信号が示すアド
レスに書き込まれているデータを入出力端子１１７に出
力する。また、メモリ選択信号１２１〜１２４よりメモ
リ選択を検知し、書き込みデコード信号１２７〜１２８
より書き込み信号を受け取ったメモリは、入力端子１１
６からのアドレス信号が示すアドレスに、入出力端子１
１７からのデータ信号の内容を書き込む。読みだし及び
書き込みの一例を図２に添って説明する。メモリ選択信
号１２１にメモリ選択を示す論理値“Ｈ”が出力され、
読みだしデコード出力１２５に読みだし信号が出力され
た場合、メモリ１０２のアドレス信号が指定したアドレ
スのデータを出力する。また、メモリ選択信号１２４に
メモリ選択を示す論理値“Ｈ”が出力され、書き込みデ
コード出力１２８に書き込み信号が出力された場合、デ
ータはメモリ１０９のアドレス信号が指定したアドレス
に書き込まれる。尚、本例では、メモリアドレスを３
本、メモリ選択信号を４本、読みだしデコード出力及び
書き込みデコード信号を各々２本として示しているが、
その本数は、個々のケースや目的に応じて適当に定めら
れればよい。

【０００８】図３はアドレスデコーダ１０１の具体的な
構成例を示す。入力端子１１１〜１１２からのメモリデ
コード信号は、その論理値により、メモリ選択信号１２
１〜１２４にメモリ選択を示す論理値“Ｈ”を出力す
る。入力端子１１４からの読みだし信号は、入力端子１
１３からのメモリデコード信号の論理値により、読みだ
しデコード出力１２５〜１２６のいずれかに出力する。
また、入力信号１１５からの書き込み信号は、入力端子
１１３からのメモリデコード信号の論理値により、書き
込みデコード出力１２７〜１２８のいずれかに出力す
る。

【０００９】

【発明の効果】本発明によれば、メモリ選択信号が指定
するメモリの領域とデコード出力により選択されるメモ
リと読みだし信号あるいは書き込み信号が入力されるメ
モリの領域が、いわゆる、マトリクス状に形成されるの
で、アドレスデコーダをＬＳＩで構成した場合、出力ピ
ン数の節約を可能にする。

【図面の簡単な説明】

【図１】本発明によるメモリデコーダの一例の全体構成
を示すブロック図。

【図２】図１の要部入出力信号の波形図。

【図３】具体的に構成されたデコーダの一例の構成を示
す説明図。

【図４】従来技術に係るメモリデコーダの一例の全体構
成を示す説明図。

【符号の説明】

１０１…アドレスデコーダ、１０２〜１０９…メモリ、
１１１〜１１３…入力端子、１１４…入力端子、１１５
…入力端子、１１６…入力端子、１１７…入力端子、１
２１〜１２４…メモリ選択信号、１２５〜１２６…読み
だしデコード信号、１２７〜１２８…書き込みデコード
信号。

Claims

【特許請求の範囲】

【請求項１】外部からのメモリアドレスをデコードし得
た出力をそれぞれ複数個のメモリの選択ピンへ供給する
手段と、前記メモリアドレスにより、メモリに供給する
読みだし信号及び書き込み信号を供給するメモリを特定
する手段とを含むことを特徴とするメモリデコーダ。
【請求項２】外部からのメモリアドレスをデコードしメ
モリの選択信号へ供給する手段と、前記メモリアドレス
により、前記メモリに供給する読みだし信号及び書き込
み信号の出力先を指定する手段とを含むことを特徴とす
るアドレスデコーダ。