JPH05250877A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05250877A JPH05250877A JP4533192A JP4533192A JPH05250877A JP H05250877 A JPH05250877 A JP H05250877A JP 4533192 A JP4533192 A JP 4533192A JP 4533192 A JP4533192 A JP 4533192A JP H05250877 A JPH05250877 A JP H05250877A
- Authority
- JP
- Japan
- Prior art keywords
- address
- input
- output
- output multiplexer
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 一度に複数のアドレスのデータをアクセスで
きる低消費電力のＲＡＭまたはＲＯＭを内蔵する半導体
集積回路を提供する。 【構成】 第一の選択回路として第一の入出力マルチプ
レクサ１０４を有する読み出し書き込み記憶装置（ＲＡ
Ｍ）群であるＲＡＭセルアレイ１０３と、前記第一の入
出力マルチプレクサ１０４とは異なる選択回路である第
二の入出力マルチプレクサ１０６を有することを特徴と
する半導体集積回路によって、ＲＡＭセルアレイから出
力されるビットライン信号１０５を有効に使用すること
により、一度に複数のアドレスのデータを消費電力の増
大なしにアクセスすることが可能となる。
きる低消費電力のＲＡＭまたはＲＯＭを内蔵する半導体
集積回路を提供する。 【構成】 第一の選択回路として第一の入出力マルチプ
レクサ１０４を有する読み出し書き込み記憶装置（ＲＡ
Ｍ）群であるＲＡＭセルアレイ１０３と、前記第一の入
出力マルチプレクサ１０４とは異なる選択回路である第
二の入出力マルチプレクサ１０６を有することを特徴と
する半導体集積回路によって、ＲＡＭセルアレイから出
力されるビットライン信号１０５を有効に使用すること
により、一度に複数のアドレスのデータを消費電力の増
大なしにアクセスすることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、一度に複数のアドレス
のデータをアクセス可能な読出し書込み記憶装置（以下
ＲＡＭと称す）または読出し記憶装置（以下ＲＯＭと称
す）を有する半導体集積回路に関するものである。
のデータをアクセス可能な読出し書込み記憶装置（以下
ＲＡＭと称す）または読出し記憶装置（以下ＲＯＭと称
す）を有する半導体集積回路に関するものである。
【０００２】
【従来の技術】従来の半導体集積回路について、以下図
面を参照しながら説明する。
面を参照しながら説明する。
【０００３】図２は従来の半導体集積回路におけるＲＡ
Ｍ回路について示した構成図である。図２において、２
００はアドレス信号である。２０１はＲＡＭセルアドレ
スである。２０２はアドレス信号２００をＲＡＭセルア
ドレス２０１に変換するためのアドレスデコーダであ
る。２０３はＲＡＭセルアレイである。２０４は選択回
路である入出力マルチプレクサである。２０５はビット
ライン信号である。２０６はバスである。２０７はバス
入出力信号である。２０８は入出力マルチプレクサアド
レスである。
Ｍ回路について示した構成図である。図２において、２
００はアドレス信号である。２０１はＲＡＭセルアドレ
スである。２０２はアドレス信号２００をＲＡＭセルア
ドレス２０１に変換するためのアドレスデコーダであ
る。２０３はＲＡＭセルアレイである。２０４は選択回
路である入出力マルチプレクサである。２０５はビット
ライン信号である。２０６はバスである。２０７はバス
入出力信号である。２０８は入出力マルチプレクサアド
レスである。
【０００４】以上のように構成された従来の半導体集積
回路におけるＲＡＭのデータ読み出しの動作について説
明する。まずアドレス信号２００がアドレスデコーダ２
０２に入力されると、前記アドレスデコーダ２０２はア
ドレスのデコードを行ない、複数本のＲＡＭセルアドレ
ス２０１のうちの選択すべきアドレス１本をアクティブ
状態とする。そして選択されたＲＡＭセルアドレス２０
１が入力されたＲＡＭセルアレイ２０３は、対応する複
数のＲＡＭセルより、複数のビットライン信号２０５を
出力する。入出力マルチプレクサ２０４はアドレスデコ
ーダ２０２より出力される入出力マルチプレクサアドレ
ス２０８に従い、ビットライン信号２０５のうちの所定
のデータを選択してバス入出力信号２０７をバス２０６
に対して出力する。なおＲＡＭセルアレイ２０３への書
き込みも同様に、選択回路である入出力マルチプレクサ
２０４によりアドレスの選択を行ない、バス２０６から
ＲＡＭセルアレイ２０３への書き込みが行なわれる。
回路におけるＲＡＭのデータ読み出しの動作について説
明する。まずアドレス信号２００がアドレスデコーダ２
０２に入力されると、前記アドレスデコーダ２０２はア
ドレスのデコードを行ない、複数本のＲＡＭセルアドレ
ス２０１のうちの選択すべきアドレス１本をアクティブ
状態とする。そして選択されたＲＡＭセルアドレス２０
１が入力されたＲＡＭセルアレイ２０３は、対応する複
数のＲＡＭセルより、複数のビットライン信号２０５を
出力する。入出力マルチプレクサ２０４はアドレスデコ
ーダ２０２より出力される入出力マルチプレクサアドレ
ス２０８に従い、ビットライン信号２０５のうちの所定
のデータを選択してバス入出力信号２０７をバス２０６
に対して出力する。なおＲＡＭセルアレイ２０３への書
き込みも同様に、選択回路である入出力マルチプレクサ
２０４によりアドレスの選択を行ない、バス２０６から
ＲＡＭセルアレイ２０３への書き込みが行なわれる。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、一度に複数のデータをアクセスしようとす
る場合には、上記ＲＡＭ回路を倍速で動作させるか、あ
るいは上記構成のＲＡＭ回路を複数個内蔵して並列に動
作させなければならず、いずれにしても消費電力の増大
を招く結果となる。しかも前記ビットライン信号２０５
は通常プリチャージを行なっており、直接出力されるバ
ス入出力信号２０７となるビットライン信号２０５以外
のビットライン信号もディスチャージされ、消費電力面
でもムダが生じるという課題を有している。
の構成では、一度に複数のデータをアクセスしようとす
る場合には、上記ＲＡＭ回路を倍速で動作させるか、あ
るいは上記構成のＲＡＭ回路を複数個内蔵して並列に動
作させなければならず、いずれにしても消費電力の増大
を招く結果となる。しかも前記ビットライン信号２０５
は通常プリチャージを行なっており、直接出力されるバ
ス入出力信号２０７となるビットライン信号２０５以外
のビットライン信号もディスチャージされ、消費電力面
でもムダが生じるという課題を有している。
【０００６】本発明は上記従来の課題を解決するもので
あり、消費電力の増大を招くことなく、一度に複数のデ
ータをアクセスでき、しかもチップサイズも大幅に増加
することのないＲＡＭまたはＲＯＭを有する半導体集積
回路を提供することを目的とする。
あり、消費電力の増大を招くことなく、一度に複数のデ
ータをアクセスでき、しかもチップサイズも大幅に増加
することのないＲＡＭまたはＲＯＭを有する半導体集積
回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記従来の課題を解決す
るために、本発明に係る半導体集積回路は以下のような
構成を有している。すなわちアドレス信号に基づいてセ
ルアドレスと第１、第２の選択回路用アドレスを発生す
るアドレスデコーダと、前記セルアドレスによって１度
に複数の記憶セルが選択される記憶セルアレイと、前記
第１の選択回路用アドレスに従って、前記記憶セルアレ
イからのビットライン信号の中から所定のアドレスのデ
ータを選択する第１の選択回路と、前記第２の選択回路
用アドレスに従って、前記記憶セルアレイからのビット
ライン信号の中から他の所定のアドレスのデータを選択
する第２の選択回路とを備える構成よりなる。
るために、本発明に係る半導体集積回路は以下のような
構成を有している。すなわちアドレス信号に基づいてセ
ルアドレスと第１、第２の選択回路用アドレスを発生す
るアドレスデコーダと、前記セルアドレスによって１度
に複数の記憶セルが選択される記憶セルアレイと、前記
第１の選択回路用アドレスに従って、前記記憶セルアレ
イからのビットライン信号の中から所定のアドレスのデ
ータを選択する第１の選択回路と、前記第２の選択回路
用アドレスに従って、前記記憶セルアレイからのビット
ライン信号の中から他の所定のアドレスのデータを選択
する第２の選択回路とを備える構成よりなる。
【０００８】
【作用】第一の選択回路と、前記第一の選択回路とは異
なる１つ以上の選択回路を有することにより、記憶セル
アレイから出力されるビットライン信号を有効に使用す
ることができ、一度に複数のアドレスのデータをアクセ
スすることが可能となる。
なる１つ以上の選択回路を有することにより、記憶セル
アレイから出力されるビットライン信号を有効に使用す
ることができ、一度に複数のアドレスのデータをアクセ
スすることが可能となる。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１０】図１は本発明に係る半導体集積回路におけ
るＲＡＭ回路について示した構成図である。図１におい
て、１００はアドレス信号である。１０１はＲＡＭセル
アドレスである。１０２はアドレス信号１００をＲＡＭ
セルアドレス１０１に変換するためのアドレスデコーダ
である。１０３はＲＡＭセルアレイである。１０４は第
一の選択回路である第一の入出力マルチプレクサであ
る。１０５はビットライン信号である。１０６は第二の
選択回路である第二の入出力マルチプレクサである。１
０７は第一のバス入出力信号である。１０８は第二のバ
ス入出力信号である。１０９バスである。１１０は第一
の入出力マルチプレクサアドレスである。１１１は第二
の入出力マルチプレクサアドレスである。
るＲＡＭ回路について示した構成図である。図１におい
て、１００はアドレス信号である。１０１はＲＡＭセル
アドレスである。１０２はアドレス信号１００をＲＡＭ
セルアドレス１０１に変換するためのアドレスデコーダ
である。１０３はＲＡＭセルアレイである。１０４は第
一の選択回路である第一の入出力マルチプレクサであ
る。１０５はビットライン信号である。１０６は第二の
選択回路である第二の入出力マルチプレクサである。１
０７は第一のバス入出力信号である。１０８は第二のバ
ス入出力信号である。１０９バスである。１１０は第一
の入出力マルチプレクサアドレスである。１１１は第二
の入出力マルチプレクサアドレスである。
【００１１】以上のように構成された本発明に係る半導
体集積回路におけるＲＡＭ回路について、以下その動作
を説明する。まずアドレス信号１００が入力されると、
アドレスデコーダ１０２はアドレスのデコードを行な
い、複数本のＲＡＭセルアドレス１０１の中から選択さ
れた１本のアドレスをアクティブ状態とする。そしてＲ
ＡＭセルアレイ１０３は対応する複数のＲＡＭセルよ
り、複数のビットライン信号１０５を出力する。
体集積回路におけるＲＡＭ回路について、以下その動作
を説明する。まずアドレス信号１００が入力されると、
アドレスデコーダ１０２はアドレスのデコードを行な
い、複数本のＲＡＭセルアドレス１０１の中から選択さ
れた１本のアドレスをアクティブ状態とする。そしてＲ
ＡＭセルアレイ１０３は対応する複数のＲＡＭセルよ
り、複数のビットライン信号１０５を出力する。
【００１２】アドレス信号１００に偶数アドレスを指定
しておくと、第一の入出力マルチプレクサアドレス１１
０により第一の入出力マルチプレクサ１０４はビットラ
イン信号１０５より偶数アドレスのデータを選択して、
第一のバス入出力信号１０７としてバス１０９に出力す
る。
しておくと、第一の入出力マルチプレクサアドレス１１
０により第一の入出力マルチプレクサ１０４はビットラ
イン信号１０５より偶数アドレスのデータを選択して、
第一のバス入出力信号１０７としてバス１０９に出力す
る。
【００１３】一方アドレスデコーダ１０２からの第二の
入出力マルチプレクサアドレス１１１により、第二の入
出力マルチプレクサ１０６はビットライン信号１０５よ
り奇数アドレスのデータを選択して第二のバス入出力信
号１０８としてバス１０９に出力する。なおＲＡＭセル
アレイ１０３への書き込みも同様に、アドレスの選択を
選択回路である第一の入出力マルチプレクサ１０４、第
二の入出力マルチプレクサ１１１により行ない、バス１
０９からＲＡＭセルアレイ１０３への書き込みが行なわ
れる。
入出力マルチプレクサアドレス１１１により、第二の入
出力マルチプレクサ１０６はビットライン信号１０５よ
り奇数アドレスのデータを選択して第二のバス入出力信
号１０８としてバス１０９に出力する。なおＲＡＭセル
アレイ１０３への書き込みも同様に、アドレスの選択を
選択回路である第一の入出力マルチプレクサ１０４、第
二の入出力マルチプレクサ１１１により行ない、バス１
０９からＲＡＭセルアレイ１０３への書き込みが行なわ
れる。
【００１４】以上のように本実施例によれば、第一の選
択回路である第一の入出力マルチプレクサと、前記第一
の入出力マルチプレクサとは異なる選択回路である第二
の入出力マルチプレクサとを有することにより、ＲＡＭ
セルアレイから出力されるビットライン信号を有効に使
用することによって、消費電力の増大を招くことなく一
度に複数のアドレスのデータをアクセスすることができ
る。
択回路である第一の入出力マルチプレクサと、前記第一
の入出力マルチプレクサとは異なる選択回路である第二
の入出力マルチプレクサとを有することにより、ＲＡＭ
セルアレイから出力されるビットライン信号を有効に使
用することによって、消費電力の増大を招くことなく一
度に複数のアドレスのデータをアクセスすることができ
る。
【００１５】なお、本実施例はＲＡＭを例としたが、Ｒ
ＯＭについても同様の効果があることは言うまでもな
い。
ＯＭについても同様の効果があることは言うまでもな
い。
【００１６】
【発明の効果】以上のように本発明は、一度に複数のア
ドレスのデータをアクセスできるＲＡＭまたはＲＯＭ
を、消費電力を増大させることなく実現できる。またビ
ットライン信号を有効に利用することにより、チップサ
イズの大幅な増加を招くことはない。しかも、もし一度
に一つのアドレスのデータをアクセスする場合には、第
二の入出力マルチプレクサの動作を止めることにより、
不要な電力消費を避けることができるという利点があ
り、その実用効果は大きい。
ドレスのデータをアクセスできるＲＡＭまたはＲＯＭ
を、消費電力を増大させることなく実現できる。またビ
ットライン信号を有効に利用することにより、チップサ
イズの大幅な増加を招くことはない。しかも、もし一度
に一つのアドレスのデータをアクセスする場合には、第
二の入出力マルチプレクサの動作を止めることにより、
不要な電力消費を避けることができるという利点があ
り、その実用効果は大きい。
【図１】本発明の一実施例における半導体集積回路のＲ
ＡＭ回路について示した構成図
ＡＭ回路について示した構成図
【図２】従来の半導体集積回路のＲＡＭ回路について示
した構成図
した構成図
１００ アドレス信号 １０１ ＲＡＭセルアドレス １０２ アドレスデコーダ １０３ ＲＡＭセルアレイ １０４ 第一の入出力マルチプレクサ １０５ ビットライン信号 １０６ 第二の入出力マルチプレクサ １０７ 第一のバス入出力信号 １０８ 第二のバス入出力信号 １０９ バス １１０ 第一の入出力マルチプレクサアドレス １１１ 第二の入出力マルチプレクサアドレス ２００ アドレス信号 ２０１ ＲＡＭセルアドレス ２０２ アドレスデコーダ ２０３ ＲＡＭセルアレイ ２０４ 入出力マルチプレクサ ２０５ ビットライン信号 ２０６ バス ２０７ バス入出力信号 ２０８ 入出力マルチプレクサアドレス
Claims (1)
- 【請求項１】 アドレス信号に基づいてセルアドレスと
第１、第２の選択回路用アドレスを発生するアドレスデ
コーダと、前記セルアドレスによって１度に複数の記憶
セルが選択される記憶セルアレイと、前記第１の選択回
路用アドレスに従って、前記記憶セルアレイからのビッ
トライン信号の中から所定のアドレスのデータを選択す
る第１の選択回路と、前記第２の選択回路用アドレスに
従って、前記記憶セルアレイからのビットライン信号の
中から他の所定のアドレスのデータを選択する第２の選
択回路とを備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4533192A JPH05250877A (ja) | 1992-03-03 | 1992-03-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4533192A JPH05250877A (ja) | 1992-03-03 | 1992-03-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250877A true JPH05250877A (ja) | 1993-09-28 |
Family
ID=12716332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4533192A Pending JPH05250877A (ja) | 1992-03-03 | 1992-03-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250877A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58194193A (ja) * | 1982-05-07 | 1983-11-12 | Toshiba Corp | メモリ回路 |
-
1992
- 1992-03-03 JP JP4533192A patent/JPH05250877A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58194193A (ja) * | 1982-05-07 | 1983-11-12 | Toshiba Corp | メモリ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5555528A (en) | Dynamic random access memory persistent page implemented as processor register sets | |
| US6711067B1 (en) | System and method for bit line sharing | |
| WO2001069603A3 (en) | Multiple bank simultaneous operation for a flash memory | |
| KR900005441A (ko) | 반도체 메모리 회로 | |
| KR910003382B1 (ko) | 레지스터를 구비한 반도체 메모리 장치 | |
| US5848431A (en) | Synchronous SRAMs having multiple chip select inputs and a standby chip enable input | |
| US6084819A (en) | Multi-bank memory with word-line banking | |
| JPS6381688A (ja) | 半導体記憶装置 | |
| JPH0421956B2 (ja) | ||
| US6578104B1 (en) | RAM with configurable depth and width | |
| JPH10289571A (ja) | 半導体記憶装置 | |
| JPH05250877A (ja) | 半導体集積回路 | |
| JPH07114794A (ja) | 半導体記憶装置 | |
| JPH0863969A (ja) | 半導体記憶装置 | |
| JP3179791B2 (ja) | 半導体記憶装置 | |
| JPH0512883A (ja) | シーケンシヤルメモリ | |
| JP3152767B2 (ja) | 半導体記憶装置 | |
| JPS5992483A (ja) | 半導体記憶装置 | |
| KR0184474B1 (ko) | 반도체 메모리 장치의 메모리 활성화방법 | |
| JPS6182588A (ja) | 半導体記憶装置 | |
| JPH0520173A (ja) | キヤツシユメモリ回路 | |
| KR0167682B1 (ko) | 반도체 메모리 장치의 데이타전송 인에이블 신호발생회로 | |
| JPH0675860A (ja) | アドレス変換バッファ | |
| JPH01112592A (ja) | 半導体記憶装置 | |
| JPH01154392A (ja) | メモリ回路 |