JPS58194193A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS58194193A JPS58194193A JP57075159A JP7515982A JPS58194193A JP S58194193 A JPS58194193 A JP S58194193A JP 57075159 A JP57075159 A JP 57075159A JP 7515982 A JP7515982 A JP 7515982A JP S58194193 A JPS58194193 A JP S58194193A
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- output
- word
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はメモ９１ｇｌ路に係り、とくにメモリ回路の入
出力回路ＫＭする。
出力回路ＫＭする。
従来のメモリ回路を図面を用いて説明する。第１図は従
来の几ＡＭの入出力回路のブロック因でめる。メモリセ
ル＃Ｐ１２の行方向を選択するためのデコード信号ＤＸ
がローデコーダ１１に入力する。ａ −デコーダ１ｌＦ
ｉデコード信号ＤＸを行方向アドレス信号Ｘに変換し、
メモリセル群１２の行選択を行なう。
来の几ＡＭの入出力回路のブロック因でめる。メモリセ
ル＃Ｐ１２の行方向を選択するためのデコード信号ＤＸ
がローデコーダ１１に入力する。ａ −デコーダ１ｌＦ
ｉデコード信号ＤＸを行方向アドレス信号Ｘに変換し、
メモリセル群１２の行選択を行なう。
一方、メモリセル群１２０列方向を選択するためのデコ
ード信号ＤＹは、カラムデコーダ１３に入力する。
ード信号ＤＹは、カラムデコーダ１３に入力する。
カラムデコーダ１３はデコード信号ＤＹを列方向アドレ
ス信号Ｙに変換し、入出力制御回路１４に送る。
ス信号Ｙに変換し、入出力制御回路１４に送る。
入出力制＃（ロ）ｗ１１４では、前記アドレス信号Ｙ
ＫＩｈづいてメモリセル群１２の列方向のパスラインＢ
ＵＳを選択し、データの書込みや、読出しをｈなう。
ＫＩｈづいてメモリセル群１２の列方向のパスラインＢ
ＵＳを選択し、データの書込みや、読出しをｈなう。
絖出しと誉龜込みの区別は入出力制御回路に人力するＲ
／Ｗ ＠号により制御される。またデータの外部との人
出力は入出力縁Ｉ１０によりｈなう。
／Ｗ ＠号により制御される。またデータの外部との人
出力は入出力縁Ｉ１０によりｈなう。
第２図は、従来のＲＡＭの入出力回路の峠細凶でおる。
この）ｔＡＭはｌワードが８ ｂｉｔの構成となってお
り、アドレスを指定すると、同時に８ ｂｉｔのデータ
の人出力が、Ｉｌｏ １− ｌ１０８の入出力縁を通し
て竹なえるようになっている。カラムデコーダ１３は、
デコード−ＤＹ、〜ＤＹ、及び七の反転出力でめるＤＹ
１〜１ＪＹａとの所定の論理和をとるＮｏｋＬ回路２１
゜４・・・から構成されている。これらのＮｏ）１回路
２１，２２．−の出力Ｙ、、Ｙ、・・・がタ１ｊ方向ア
ドレスイｇ号となり、入出力制御回路１４に人力する。
り、アドレスを指定すると、同時に８ ｂｉｔのデータ
の人出力が、Ｉｌｏ １− ｌ１０８の入出力縁を通し
て竹なえるようになっている。カラムデコーダ１３は、
デコード−ＤＹ、〜ＤＹ、及び七の反転出力でめるＤＹ
１〜１ＪＹａとの所定の論理和をとるＮｏｋＬ回路２１
゜４・・・から構成されている。これらのＮｏ）１回路
２１，２２．−の出力Ｙ、、Ｙ、・・・がタ１ｊ方向ア
ドレスイｇ号となり、入出力制御回路１４に人力する。
人出力如」＃囲路１４は、メモリセル１２の各列とそれ
ぞれ法統されたパスラインＢＵ８１． ＢＵ８２．・・
・と、ＣＰＵとのデータの出し入れを行なう入出力−１
／Ｕｌ〜■１０８とを人力用のクロックドインバー！”
Ｉ＋■！＋・・・及びこれと並夕ＩＪに設けられた出力
用のクロックドインバータ１１＋ｌｌ＋・・・を介して
接続している。、ｌワードが８ｂ口で入出力されるため
、大田カーは８本となっており、各パスライフ４８本ご
とに同じ人田力線に接続される。
ぞれ法統されたパスラインＢＵ８１． ＢＵ８２．・・
・と、ＣＰＵとのデータの出し入れを行なう入出力−１
／Ｕｌ〜■１０８とを人力用のクロックドインバー！”
Ｉ＋■！＋・・・及びこれと並夕ＩＪに設けられた出力
用のクロックドインバータ１１＋ｌｌ＋・・・を介して
接続している。、ｌワードが８ｂ口で入出力されるため
、大田カーは８本となっており、各パスライフ４８本ご
とに同じ人田力線に接続される。
人力用クロックドインバータのクロックにはＩＩσ記Ｎ
ＯルｇＡｍからのアドレス１６号Ｙ、、Ｙ、・・・と書
き込み信号Ｗとの論理積が入力する。また出力用クロッ
゛クドインバータのクロックには、同じアドレス
倍＠ Ｙ＋ 、 Ｙ倉・・・と絖み出し信Ｍａｔとのａ
ｔｍ槓が入力する。
ＯルｇＡｍからのアドレス１６号Ｙ、、Ｙ、・・・と書
き込み信号Ｗとの論理積が入力する。また出力用クロッ
゛クドインバータのクロックには、同じアドレス
倍＠ Ｙ＋ 、 Ｙ倉・・・と絖み出し信Ｍａｔとのａ
ｔｍ槓が入力する。
以上の構成による動作を説明する。まず外部からのデコ
ード信号により行方向及び列方向のアドレスが指定され
る。行方向アドレス信号Ｘによｐ行が選択されるとその
行に必るメモリセルのデータがパスライン１ＪＬＪｓｌ
、 ＢＵ８２．・・・より入出力動」＃１路に送られる
。一方、列方向アドレスが指定され、例えばＹ、が選択
されると、絖み出しの場合、クロック信号Ｙ１・Ｒが入
力しているり■ツクトイ／バータＩ、〜■畠のゲートが
開いてパス２インに３Ｕ８１− ｋ３Ｕ８８に送られて
きたデータが入出力＠ Ｉｌｏ ｌ−１／ｌ） ８に出
力される。書き込みの場合はクロックドインバータＩ、
〜■８のゲートが開いて入出力ｍ１１０１〜ｌ１０８よ
りの＊＊込みが可能となる。
ード信号により行方向及び列方向のアドレスが指定され
る。行方向アドレス信号Ｘによｐ行が選択されるとその
行に必るメモリセルのデータがパスライン１ＪＬＪｓｌ
、 ＢＵ８２．・・・より入出力動」＃１路に送られる
。一方、列方向アドレスが指定され、例えばＹ、が選択
されると、絖み出しの場合、クロック信号Ｙ１・Ｒが入
力しているり■ツクトイ／バータＩ、〜■畠のゲートが
開いてパス２インに３Ｕ８１− ｋ３Ｕ８８に送られて
きたデータが入出力＠ Ｉｌｏ ｌ−１／ｌ） ８に出
力される。書き込みの場合はクロックドインバータＩ、
〜■８のゲートが開いて入出力ｍ１１０１〜ｌ１０８よ
りの＊＊込みが可能となる。
従来のメモリ（ロ）路で扛、１ワードのビット数が固定
場れており、飢えば前述した例でいえは、ｌワードが８
ビツトで構成されている。この場合、 −データの出し
入れに必らず８ビツト率位で、並タリに行なわれる。と
ころが、データの西谷によって１よ、ｌワードに８ビツ
トは必嶽とせず、４ビツトで建りる場合がある。このよ
うな際には８ビツトのうち４ビツト分は無駄な処理を行
なうことになってしまう。つまり従来のメモリ回路はｌ
ワード８ビツトで処理していたものを４ビツトで処理し
てもワード喪算谷童を増やすことができず、同−ＣＰＵ
で、８ビツト処理と４ビツト処理の兼用には不向龜でめ
った。
場れており、飢えば前述した例でいえは、ｌワードが８
ビツトで構成されている。この場合、 −データの出し
入れに必らず８ビツト率位で、並タリに行なわれる。と
ころが、データの西谷によって１よ、ｌワードに８ビツ
トは必嶽とせず、４ビツトで建りる場合がある。このよ
うな際には８ビツトのうち４ビツト分は無駄な処理を行
なうことになってしまう。つまり従来のメモリ回路はｌ
ワード８ビツトで処理していたものを４ビツトで処理し
てもワード喪算谷童を増やすことができず、同−ＣＰＵ
で、８ビツト処理と４ビツト処理の兼用には不向龜でめ
った。
奉宛＠８μ、従来技術の問題点を克服し、配憶容量を無
駄にすることなく人出力の除の１ワードのビット数を叢
吏することができる入出力機能をもったメモリ回ｊｌ１
６”ｒ提供することを目的とする。
駄にすることなく人出力の除の１ワードのビット数を叢
吏することができる入出力機能をもったメモリ回ｊｌ１
６”ｒ提供することを目的とする。
本発明は、メモリセルのＡ択に際し、同時に選択される
セルのａｔ−切替手段により変更でさるようにし友もの
でめる。
セルのａｔ−切替手段により変更でさるようにし友もの
でめる。
〔発明の幼果）
本発明によれは、アドレスｔ−指定した際に同時に入出
力されるデータのビット数を変更できるため、データの
１尋によって１ワードのビット数倉変更することが可能
となる。例えばｌワードのピット数を少なくすれば、全
体としてワード数換算の容量は増大させることができる
。このように本発明によれはメモリの記憶容量を有効に
利用することができる。
力されるデータのビット数を変更できるため、データの
１尋によって１ワードのビット数倉変更することが可能
となる。例えばｌワードのピット数を少なくすれば、全
体としてワード数換算の容量は増大させることができる
。このように本発明によれはメモリの記憶容量を有効に
利用することができる。
本発明の一実施例を第３図を用いて説明する。
メモリセル沖１２０行方向を選択するデコード信号ＤＸ
がローデコーダ１１に入力する。ローデコーダ１１は、
デコード信号ＤＸを行方向アドレス信号Ｘに変換し、メ
モリセル抑１２の行選択を行なう。一方、メモリセル解
１２の列方向を選択するデコード信号Ｄη・・・ＤＹｒ
ｌがカラムデコーダ３３はデコードＯＩ号ＤＹビ・ＤＹ
、及びその反転信号の所定の組合せの＠埋却をとるＮｏ
几回路から構成されている。例えはＮＯＲ回路３１は、
ＤＹ、・・・ＤＹ、を入力とし、ＮＯＲ回路３２はｌ）
Ｙ、−・・ＤＹｆｌ−１，ＤＹｎを入力としている。Ｎ
ｏ）１回路３１社ＤＹ、・・・ＤＹｎがすべて“０″の
ときのみ選択されて列アドレス信号Ｙ＋ ＝ ＠ｌ ”
を出力する。またＮＯＲ回路３２ｔｊ−ＤＹ＋ ・ＤＹ
ｌｌ−、カ”０″−ｔ’ＤＹ、＝”ｌ” ノド睡＊け遇
パされる。このとき列アドレス信号Ｙ！ ＝“１”を出
力する。またこれらのＮ０８回に１３１，３２．・・・
には、それぞれ同じデコード瞼にａｈａれたペアのＮＯ
Ｒこれらの各組のＮＯル回鮎回路、デコード細ＩＪＹ、
・・・ＤＹｎからの１６号の他にそれぞれビット数切替
１１１１制御を竹なうためのＮＯＲ［ｇｌ回路３５Ｎ（
ＪｋＬ回時３６の出力の一方が人力している。前記Ｎ０
１（回路３５にはコントロール信１ｅとＮＯＲ回路３６
の出力が入力している。。
がローデコーダ１１に入力する。ローデコーダ１１は、
デコード信号ＤＸを行方向アドレス信号Ｘに変換し、メ
モリセル抑１２の行選択を行なう。一方、メモリセル解
１２の列方向を選択するデコード信号Ｄη・・・ＤＹｒ
ｌがカラムデコーダ３３はデコードＯＩ号ＤＹビ・ＤＹ
、及びその反転信号の所定の組合せの＠埋却をとるＮｏ
几回路から構成されている。例えはＮＯＲ回路３１は、
ＤＹ、・・・ＤＹ、を入力とし、ＮＯＲ回路３２はｌ）
Ｙ、−・・ＤＹｆｌ−１，ＤＹｎを入力としている。Ｎ
ｏ）１回路３１社ＤＹ、・・・ＤＹｎがすべて“０″の
ときのみ選択されて列アドレス信号Ｙ＋ ＝ ＠ｌ ”
を出力する。またＮＯＲ回路３２ｔｊ−ＤＹ＋ ・ＤＹ
ｌｌ−、カ”０″−ｔ’ＤＹ、＝”ｌ” ノド睡＊け遇
パされる。このとき列アドレス信号Ｙ！ ＝“１”を出
力する。またこれらのＮ０８回に１３１，３２．・・・
には、それぞれ同じデコード瞼にａｈａれたペアのＮＯ
Ｒこれらの各組のＮＯル回鮎回路、デコード細ＩＪＹ、
・・・ＤＹｎからの１６号の他にそれぞれビット数切替
１１１１制御を竹なうためのＮＯＲ［ｇｌ回路３５Ｎ（
ＪｋＬ回時３６の出力の一方が人力している。前記Ｎ０
１（回路３５にはコントロール信１ｅとＮＯＲ回路３６
の出力が入力している。。
ＮＯ）Ｌ１ｇｌ路箕には、コントロール信号Ｃとデコー
ド４８号１）Ｙｏが入力する。以上のカラムデコーダ３
３からの列アドレス１６号Ｙ、、Ｙ、、Ｙ、、Ｙ、
・・・・が入出力制御回路凋に込られる。人出力部Ｊ御
回路３４では、メモリセル１２の６幻とそれぞれ媛枕さ
れたバスラ・イ／ＢＵ８１ 、 Ｂｕｓ２ 、・・・、
）１８８とＣＰＵとのデータの出し入れを′ｈなう入出
力縁ｌ１０１〜ｌ１０８とを壷き込み用のクロックドイ
ンバータ’Ｉ＋１１＋・・・及びこれと花列に設けられ
た読み出し用のクロックドインバータ’ｌ ＋ ’４
＊・・・を介しＹｌ絖している。
ド４８号１）Ｙｏが入力する。以上のカラムデコーダ３
３からの列アドレス１６号Ｙ、、Ｙ、、Ｙ、、Ｙ、
・・・・が入出力制御回路凋に込られる。人出力部Ｊ御
回路３４では、メモリセル１２の６幻とそれぞれ媛枕さ
れたバスラ・イ／ＢＵ８１ 、 Ｂｕｓ２ 、・・・、
）１８８とＣＰＵとのデータの出し入れを′ｈなう入出
力縁ｌ１０１〜ｌ１０８とを壷き込み用のクロックドイ
ンバータ’Ｉ＋１１＋・・・及びこれと花列に設けられ
た読み出し用のクロックドインバータ’ｌ ＋ ’４
＊・・・を介しＹｌ絖している。
各パスラインは８本ごとに同じ人出カーに接続される。
ま九書き込み用のクロックドインバータ’Ｉ＋Ｉ２．・
・・のクロックには、前記カラムデコーダ３３よりの列
アドレス信号Ｙ、 、 Ｙ、 、も、Ｙｌ、・・・と畳
き込み１ｌｉｌ号Ｗの論理積が人力する。また続み出し
用のクロックドインバータＩｌ＋１！＋・・・のクロッ
クには列アドレス信号Ｙ、 、 Ｙ、 、 Ｙ、 、
Ｙ、 、・・・と銃み田し信−ｗｊＲの論理積が人力す
る。前配列アドレス信号Ｙ１ ＊ Ｙｌ ＋も、Ｙ、。
・・のクロックには、前記カラムデコーダ３３よりの列
アドレス信号Ｙ、 、 Ｙ、 、も、Ｙｌ、・・・と畳
き込み１ｌｉｌ号Ｗの論理積が人力する。また続み出し
用のクロックドインバータＩｌ＋１！＋・・・のクロッ
クには列アドレス信号Ｙ、 、 Ｙ、 、 Ｙ、 、
Ｙ、 、・・・と銃み田し信−ｗｊＲの論理積が人力す
る。前配列アドレス信号Ｙ１ ＊ Ｙｌ ＋も、Ｙ、。
・・・のおのおのが４本のパスラインのゲートを制御す
るようになっている０例えば、ＹＩがＢＮ２１− Ｂｕ
ｓ４を制御し、Ｙ、がＢｕｓ ｓ〜ＢＵＳ Ｂを制御す
る。またＹｆがＢＮ２９〜ＢＵＳ１２をＴｈ１Ｊ １ｌ
ｉｌ Ｌ、ＹｌがＢＵ８１３〜ＢＵＳ１６を制御する。
るようになっている０例えば、ＹＩがＢＮ２１− Ｂｕ
ｓ４を制御し、Ｙ、がＢｕｓ ｓ〜ＢＵＳ Ｂを制御す
る。またＹｆがＢＮ２９〜ＢＵＳ１２をＴｈ１Ｊ １ｌ
ｉｌ Ｌ、ＹｌがＢＵ８１３〜ＢＵＳ１６を制御する。
次に本来凡例の製作をＢ５Ｌ＋３１する。まず、ｌワー
ド８ビツトで使用する際はコントロール１Ｈ−号ｅ＝”
ｌ”とする。この時は、へ０ル回鮎訪及び３６の出力は
どちらも１０′となり、デコード信ｇＤＹｏに依らない
。
ド８ビツトで使用する際はコントロール１Ｈ−号ｅ＝”
ｌ”とする。この時は、へ０ル回鮎訪及び３６の出力は
どちらも１０′となり、デコード信ｇＤＹｏに依らない
。
このため谷ペアのＮＯＲ回路３１と３１．３２と３２．
°・°の１０”の信号が送られる。従って谷ベアの区別
はなくなり、残りの列デコード信号ＩＪＹ１・・ＤＹ、
によって１つのペアのＮ０Ｉ（回路が選択される。例え
ば３１と３１が同時に選択され、 Ｙ、＝Ｙ、＝”０”
が出力される。
°・°の１０”の信号が送られる。従って谷ベアの区別
はなくなり、残りの列デコード信号ＩＪＹ１・・ＤＹ、
によって１つのペアのＮ０Ｉ（回路が選択される。例え
ば３１と３１が同時に選択され、 Ｙ、＝Ｙ、＝”０”
が出力される。
その結果に３Ｕ８１− ＢＮ２８のクロックドインバー
タ１１〜ｌａ （＊き込み）わるいはｌ、〜Ｉｓ （読
み出し）のケートが屍かれ、入出力縁Ｉ１０１〜ｌ１０
８７に通してｌワード８ビツトの単位でＣＰＵとの間に
データのやりとりが打なわれる。
タ１１〜ｌａ （＊き込み）わるいはｌ、〜Ｉｓ （読
み出し）のケートが屍かれ、入出力縁Ｉ１０１〜ｌ１０
８７に通してｌワード８ビツトの単位でＣＰＵとの間に
データのやりとりが打なわれる。
次に１ワード４ビツトで使用する場合を考える。
この時はＣ＝ ”０”とする。こうすればＮＯＲＩｇｌ
略３５゜３６はインバータと等価でおり、夾實的にデコ
ード信号ＤＹｏを伝達するデコード鉢が新友にＤＹｌ・
・ＤＹ。
略３５゜３６はインバータと等価でおり、夾實的にデコ
ード信号ＤＹｏを伝達するデコード鉢が新友にＤＹｌ・
・ＤＹ。
に加わることを（なる。つまりペアのＮＯＲ１ｇ１路の
うち一方をｉｓ択することがｏＪ能となり、ｌワード４
ビツト率位で人出力の制御ができる。例えｉｉ’ ＤＹ
ｌ・ＩＪＹｌｍがすべて＠０１でυＹｏ＝”ｌ”の場合
は、Ｎ０１（。
うち一方をｉｓ択することがｏＪ能となり、ｌワード４
ビツト率位で人出力の制御ができる。例えｉｉ’ ＤＹ
ｌ・ＩＪＹｌｍがすべて＠０１でυＹｏ＝”ｌ”の場合
は、Ｎ０１（。
回ｌ１６３１が選択されＹ、＝“ｌ”が出力される。こ
の時１ｊＵ８１〜ＢＩＪ８４だけのゲートが開かれ入出
力縁１／Ｕｌ〜■１０４を通じてデータの１１５ Ｌ入
れか’ｒ−ｒｈわれる。また、ＩＪＹ、 ・ＬＡＹｎが
すべて′θ″でＤＹ、＝″θ″の場合は、ＮＯＲ回路３
１が選低６れＹ、＝”ｌ”か出力される。この時は、Ｂ
Ｕ８５〜１ｌＵｓ８ｆｆけのゲートが開かれて、入出力
線■１０５〜■１０８を通してデータの出し入れが行な
える。
の時１ｊＵ８１〜ＢＩＪ８４だけのゲートが開かれ入出
力縁１／Ｕｌ〜■１０４を通じてデータの１１５ Ｌ入
れか’ｒ−ｒｈわれる。また、ＩＪＹ、 ・ＬＡＹｎが
すべて′θ″でＤＹ、＝″θ″の場合は、ＮＯＲ回路３
１が選低６れＹ、＝”ｌ”か出力される。この時は、Ｂ
Ｕ８５〜１ｌＵｓ８ｆｆけのゲートが開かれて、入出力
線■１０５〜■１０８を通してデータの出し入れが行な
える。
以上のように、本実施例ではコントロール佃号Ｃを′０
”と′ｌ”に切り換えることにより、ｌワード８ビツト
単位と１ワ一ド４ビツト単位の入出力制御を使いわける
ことができる。しかも、ｌワード４ビツトで用いた時は
、８ビツトで用いた時に比べてワード換算容量が２倍に
なり、データ容置の無駄がまったくない。
”と′ｌ”に切り換えることにより、ｌワード８ビツト
単位と１ワ一ド４ビツト単位の入出力制御を使いわける
ことができる。しかも、ｌワード４ビツトで用いた時は
、８ビツトで用いた時に比べてワード換算容量が２倍に
なり、データ容置の無駄がまったくない。
第１図は従来のメモリ回路を示すブロック図である。第
２図は従来のメモリ回路の入出力匍」御回路図である。 第３図は本発明の一実施例の入出力制御回路図である。 １２・・・・・・・メモリセル解 ＢＯ２１・・・・・・パスライン １／（、）ｌ −ｌ１０８・・・・・・・入出力線ｊ３
・・・・・・・・・・ カラムデコーダ３５．３６
・・・・・・・・・・・・・ 切、＃１１１１１」−回
路（７３１７） 代理人 デ理上 則 近 廊 佑
（ほか１名） 第１図 ｉ２図 ２
２図は従来のメモリ回路の入出力匍」御回路図である。 第３図は本発明の一実施例の入出力制御回路図である。 １２・・・・・・・メモリセル解 ＢＯ２１・・・・・・パスライン １／（、）ｌ −ｌ１０８・・・・・・・入出力線ｊ３
・・・・・・・・・・ カラムデコーダ３５．３６
・・・・・・・・・・・・・ 切、＃１１１１１」−回
路（７３１７） 代理人 デ理上 則 近 廊 佑
（ほか１名） 第１図 ｉ２図 ２
Claims (1)
- 【特許請求の範囲】 １、メモリセル群と、このメモリセル群に接し８れデー
タの転送を行なう複数のパスラインと、この複数のパス
フィンに接続され外部とのデータの出し入れを行なう複
数の入出力−と、創自己・、パスラインと前記入出力線
との間のデータの転送をｆｌｌｌＪ 御する複数のゲー
ト回路と、これらのゲート回路のおのおのに接続され選
択されるとゲートを開く信号を伝達する複数のアドレス
縁と、これらのアドレス縁を選択するデコーダを有する
メモリ回路ｅこおいて、前記デコーダが同時に選択する
アドレス線の数を変吏する手段を有することを特徴とす
るメモリ回路。 ２デコーダが、複数のデコード縁とこれらに俵絖され所
定のデコード信号の組み合せにより各々のアドレス線に
選択信号を送る複数の論理回路から構成され、これらの
論理回路は少なくとも２つずつの組に栴成されており同
じ組の論理回路かユ同じデコード信号の組み合せにより
選択されるように１記デコードーに！！絖されており、
切替制御回路からのコントロール信号により前記選択さ
れた同じ組の論理ｆ１ｇｌ路がそのまま四時に選択され
る状態と個々に選択される状態を切り替えられるように
したことを％歓とする％杵錆求の範囲第１項記載のメモ
リ回路。 ３、切替制御（ロ）路がコントロール信号端子と、デコ
ード端子と、これらを入力とする＠ｌのＮＯＲ回路と、
この第１ＯＮＯＲ回路の出力と前記コントロール信号を
入力とする第２のＮＯＲ回路とから栴成し、これらの５
４１（１ＯＮＯｉ（回路と第２のＮＯＲ回路の選択状−
を切り曽えることを％倣とする％詐訪求の１１１ｉＩＷ
Ａ纂２穐記軌のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075159A JPS58194193A (ja) | 1982-05-07 | 1982-05-07 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075159A JPS58194193A (ja) | 1982-05-07 | 1982-05-07 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58194193A true JPS58194193A (ja) | 1983-11-12 |
Family
ID=13568139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57075159A Pending JPS58194193A (ja) | 1982-05-07 | 1982-05-07 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58194193A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182593A (ja) * | 1984-03-01 | 1985-09-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JPH02168496A (ja) * | 1988-09-14 | 1990-06-28 | Kawasaki Steel Corp | 半導体メモリ回路 |
| JPH05250877A (ja) * | 1992-03-03 | 1993-09-28 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2009277341A (ja) * | 2008-05-14 | 2009-11-26 | Taiwan Semiconductor Manufacturing Co Ltd | Ｓｒａｍセルの書き込みマージンを改善する書き込みアシスト回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130884A (en) * | 1980-03-14 | 1981-10-14 | Toshiba Corp | Semiconductor memory device |
-
1982
- 1982-05-07 JP JP57075159A patent/JPS58194193A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130884A (en) * | 1980-03-14 | 1981-10-14 | Toshiba Corp | Semiconductor memory device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182593A (ja) * | 1984-03-01 | 1985-09-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JPH02168496A (ja) * | 1988-09-14 | 1990-06-28 | Kawasaki Steel Corp | 半導体メモリ回路 |
| JPH05250877A (ja) * | 1992-03-03 | 1993-09-28 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2009277341A (ja) * | 2008-05-14 | 2009-11-26 | Taiwan Semiconductor Manufacturing Co Ltd | Ｓｒａｍセルの書き込みマージンを改善する書き込みアシスト回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH079976B2 (ja) | 半導体メモリ | |
| JPS62182862A (ja) | 大容量メモリおよび該大容量メモリを具備するマルチプロセツサシステム | |
| JPS59227088A (ja) | メモリ装置 | |
| JPS61143865A (ja) | 直接データ転送のためのインターフエース | |
| JPS58194193A (ja) | メモリ回路 | |
| JPS63184987A (ja) | 半導体記憶装置 | |
| JPS60133587A (ja) | 半導体記憶装置 | |
| JPH07200385A (ja) | 低電力動作モードを備えたメモリを有するデータ処理システムおよびその方法 | |
| JPS63300492A (ja) | 半導体メモリ装置 | |
| JP2969825B2 (ja) | デュアルポートメモリ | |
| JPS60140591A (ja) | バブルメモリ装置 | |
| JPS6143362A (ja) | 集積回路装置 | |
| JP2693629B2 (ja) | レジスタファイル | |
| JPH0215495A (ja) | 半導体記憶装置 | |
| JPH07312081A (ja) | ランダム・アクセス・メモリ回路 | |
| JPS63142446A (ja) | アドレス生成方式 | |
| JPH05289938A (ja) | メモリアクセス装置 | |
| JPS61157953A (ja) | メモリ装置 | |
| JPH09320259A (ja) | 半導体記憶装置 | |
| JPH0724160B2 (ja) | 連想記憶装置 | |
| JPS60170096A (ja) | 半導体メモリ装置 | |
| JPS6220043A (ja) | マルチプロセツサ用非同期同時アクセスの可能なランダムアクセスメモリ− | |
| JPS61224050A (ja) | メモリアクセス回路 | |
| JPS60181944A (ja) | フラグ読み出し機構 | |
| JPH02141851A (ja) | レジスタ読出し回路 |