JPS59227088A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はランダム・アクセス読取／＠込メモリ装置に係
り、更に具体的に云うと本発明は読取のための改良され
た支持回路を有する多重読取／書込装置に係る。

〔技術的背景〕

局所的記憶装置として、高速度レジスタを必要とする選
択されたマイクロ・プロセッサに於いて、各レジスタが
書込のために多重データ・イン・ボートから別個にアド
レスでき、そして読取のために多重データ・アウト・ボ
ートに対して別個にアドレスできる事が望ましい。レジ
スタ内のデータは任意のデータ・イン・ボートに於いて
アドレスでき、そして任意のデータ・アウト・ボートに
於いて読取Ｊｚる。その様な多重ボート装置は独立した
読取及び書込アドレス指定を用いて配置した例えば３ビ
ツト・メモリ構成から成り、よって書込時に同一アドレ
ス位置に於いて各構成内に同一の情報が書込まれ、次に
順次書込によって異なるボー１〜・アドレス内に並列に
書込を行ない、よって３つの構成の各々が同じアドレス
位置に於て同じ情報を含み、３つの異なる位置−３つの
異なるアドレス−に於ける３つの構成の同時読取が３つ
の異なるアラ１〜・ボー１〜の各々に３つの異なるワー
ドを与える。情報をマージ即ち組合せ、単一・の構成か
らそれを読取る場合に問題が生じる。その様な技法を用
いる場合の問題の１つは、３つの読取ヘッドの全てが同
時に同じセルからデータを読取ろうとするのを禁止する
制限がない事である。同時読取のゆえに成るセルはより
大型でなければならないので、セル寸法及びアレイ寸法
は２倍ないし３倍となる。よってその様な多重ボート回
路はこれまで回避さ九てきた。そして単一セルに於ける
多重読取りを阻止し、多重読取を用いて各ボートにその
セル・データを配送する満足すべき方法はこれ迄存在し
なかった。

米国特許第３８９６４１７号明絹書は突合わされた即ち
マツチした信号が生じると、書込カウンタが使用禁止と
なる様に　入力書込リンク・カウンタ及び入力読取リン
グ・カウンタの回転位置を比較する比較器と共に複数個
のシフトレジスタが配列された装置を開示している。

米国特許第４．１８３０９５号明絹書はメモリ装置の動
作モードを制御するために比較器を用いる事によって、
選択したメモリ素子から順次データを読取り、そして該
素子へデータを書込む高密度メモリ装置を開示している
。読取及書込のモードはクロック導体上の信号を比較す
る事によって選択される。

米国特許第４０７８２６１号明ａＩ沓には書込サイクル
の間読取回路の使用が禁止される装置がＵ８示されてい
る。

〔発明の目的及び概要〕

本発明はメモリ・アレイのための改良された支持回路に
係る。アドレス比較が行われる際に、複数のアレイ・ワ
ード解読器のうちの選択された解読器が多重読取を阻止
すめために使用禁止となり、選択されたより上位の読取
ヘッドが使用禁止となり、最上位のビット線の出力デー
ダが、禁止されていないワード復号器と同アドレスのよ
り下位のビット線の全てへ与えられる。

よって本発明の目的は多重ボート・メモリ装置を読取る
ための改良された支持回路を提供する事にある。

本発明の他の目的は任意」法の装置に拡張しうる及びよ
り効率のよい電力性能及びより小型の寸法を可能にする
多重ポート・メモリ装置のための禁止及びトランスファ
（転装）回路を提供する事にある。

〔実施例〕

多重レジスタ・スタックは選択されたマイクロ・プロセ
ッサに固有のものであって、成るマイクロ・プロセッサ
は局所記憶として１６個の高速度レジスタを必要とする
。各レジスタは３２ビツト・プロセッサに対して少くと
も３２ヒツト長（パリティが必要ならば更に長い）であ
る事が必要である。

レジスタ・スタックを夫々３２ビツトの１６個のワード
を有する５１２ビツト・スタチック・メモリ（各読取及
び書込が３２ビット幅のワードである）と考えると便利
である。

ここでは用いる″多重ポート″なる用語は（書込に関し
て）多重のデータ・イン・ボートから各レジスタが別個
にアドレス可能でなければならない事、もしくは各レジ
スタが（読取に関して）多重のデータ・アウト・ボート
に対して個々にアドレス可能でなければならない事とい
う要件を満足させるものを指す。また、″ボート″とい
う詔は所定のレジスタ　（もしくはレジスタ内のビット
）をア１くレスできる、任意のボートからアドレス可能
な多数の通路を指す。

多重ポー１−・レジスタ・スタックの動作を更に明瞭に
示すために、３読取を必要とする多重ポー１−・レジス
タ・スタックの下記の実施態様を考察する。独立した読
取及び書込アドレッシングを用いる３つのシングル・ポ
ー１−５１２ピッ１−メモリを、書込に於いて同一のア
ドレス位置に各メモリ内に同一の情報を畳込む様に配置
する。次に３つのメモリの各々が同じアドレス位置に同
じ情報を含む様に順次書込によって各メモリの異ったポ
ー１〜・アドレス内へ並列に情報を書込む。最後に３つ
の異なるアドレスに於ける３つのメモリの同時読取を行
う事によって、３つの異なるボートの各々に３つの異な
るワードが呈せられる。

この態様を第１図、第２ａ図及び第２ｂ図に例示する。

第１図に於いて、本発明を用いる多重ボート・メモリ装
置のブロック図を示す。

この装置は記憶セル１１のアレイ１０を備えている。各
セルは１組のワード線及び１組の差動ピッ１−線へ結合
されている。各組のワード線及び各組の差動ビット線は
装置に於けるボートの数と同数ある。−例として３ポー
１〜装置について説明する。この場合、各セルは３本の
ワード線及び６本のビット線（ワード線に対して直交す
る様配列された３本が組になった対の差動ビット線）へ
結合されている。ワード線は、個々の組の入力アドレス
線Ｐ１、Ｐ２、及びＰ３により駆動される３つの各組の
ワード解読器１２．１３及び１４へ結合さｈる。即ち、
第１図は３ボート（３読取及び書込ポート）の単位セル
１１　（各々１ビツト）を示す。もしもセル１１が３２
個水平方向に繰返されるならば（図には２個しか示して
ない）、それはレジスタ・スタックの１ワードを表わす
。セル１１が垂直方向に１６個並入られると（第１図に
は３個しか示してない）それはレジスタ・スタックの第
１ビツトを示す。

第２Ｂ図に示す様に、トランジスタ３０．３Ｉ、３２及
び３３がメモリ・セル即ちラッチを構成しトランジスタ
３４及び３５がビット線４０及び４１を読取及び書込の
ためにセルへ差動的に結合する。これは基本的には公知
の６デバイス・セルである。

１〜ランジスタ３６．３７．３８及び３９は細別的な２
つのボートのためのビット線結合即ち付加的な２対のピ
ッ１へ線結合を構成する。各セルは３本のワード線４６
．４７及び４８の１つによって選択され、その対応する
ビット線の対によって読取られもしくは書込まＪＬる。

このセルの下に垂直方向に配列された２個の他のワード
に於ける２つの他のセルもまたそれらのワード線によっ
て選択され、それらの夫々のボートから夫々のビット線
対でもって読取もしくは書込が行われる。

ごく最近迄同時に同じセルからデータを読取ろうとしな
い様に３つの全てのボートを禁止する制限がなかった。

状態を変えずにビット線結合デバイスが配送できる電流
全部を受取るために、トランジスタ３０及び３１は大型
でなければならない。

即ちそれらトランジスタは多重読取擾乱に於いてデータ
を損失してはならない。もしも同じセルに於いて３つの
同時読取が許されるならば、１−ランジスタ３０及び３
１はあたかもそのセルに於て１つの読取りのみが行なわ
れる事が許されるかの様に３倍の寸法である事が必要で
ある。しかしそれらトランジスタの寸法を３倍にする事
はセルの寸法を２倍にし、ひいてはアレイの寸法を２倍
にする事を意味する。

本発明はこれらの問題を全て解決するものであって、ア
ドレス解読器を禁止するための回路を細別し、同時に複
数のより下位の選択されたビット線から複数のより上位
の選択されたビット線へデータを１〜ランスフアし、次
いで他の読取ヘッドの出力ポートへデータを１〜ランス
フアする事から成り立つ。この実施態様に於いて、付加
的回路によってより高速度の性能が可能となる。

ビット線は適当な読取ヘッド１８．１９及び２０へ、そ
して３つの読取ヘッド２１．２２及び２３へ結合される
。なお、そのうちの読取ヘット２２及び２３は更に禁止
及び１〜ランスフア回路を含んでいる。禁止及び１−ラ
ンスファ回路を含むそれらのヘッド２２及び２３はより
上位の回路として用いらｈる。ヘッド２３は、ヘッド２
１より上位のヘッド２２よりも上位である。同様に比較
回路２４．２５及び２６へ結合されたこれらの書込解読
器はより上位の回路として用いられる。解読器１４は、
解読器１２より上位の解読器１３よりも上位である。本
発明に従って３つの比較回路２４．２５及び２６が用い
られるが、その各々はワード解読器入力アドレス線の選
択的な組合せへ、上位のワード解読器１３及び１４の一
方もしくは他方へ、並びに上位の読取ヘッド２２及び２
３の一方もしくは他方へ結合されて、ワード解読器への
アドレス入力を比較し、比較成立の場合に於いて、選択
されたより上位のワード解読器の出力を同じアドレスを
有する選択された順位の読取ヘッドに適合する様に変更
する。このようにして、セルからの出力はセルを流れる
電流を増大させる事なく全てのアドレスされた出力読取
ヘッドを介して伝送される。

第２Ａ図及び第２Ｂ図は夫々に示される一点鎖線の個所
を相互に接続する事によりセル１１の１つおよびそれに
関連するワード解読器の細部を示す。

セル１１は１対の公差結合したトランジスタ３０及び３
１を有し、それらのソースが接地され、ドレインが夫々
の１−ランジスタ負荷３２及び３３を介して電源１３４
へ接結されている。トランジスタ３０及び３１のドレイ
ンは更に夫々のビット線トランジスタを介して夫々のビ
ット線へ接続されている。即ちトランジスタ３０のドレ
インはビット線１−ランジスタ３４．３６及び３８を介
して夫々のビット線４０．４２及び４４へ接続され、ト
ランジスタ３１のドレインはピッＩ〜線トランジスタ３
５．３７、及び３９を介して夫々のビット線４１．４３
及び４５へ接続されている。

基本的にセルの動作は、異った信号が特定のセルに接続
されたピッ１−線の対に於て発生される、トランジスタ
３０及び３１の状態に依存する。例えば、もしもＩ−ラ
ンジスタ３０がオフ状態で、トランジスタ３１がオン状
態になると、１〜ランジスタ３０に接続されたピッ１へ
線が高電位となり、ｈランジメタ３１に接続さオしたビ
ット線は低電位になる。よって３つのピッ１〜線の対４
０及び４１．４２及び４３．４４及び４５の各々（ビッ
ト線トランジスタを介してセルへ接続される）に於て異
った電圧が生じる。選択されたビット線に於ける差動電
圧は適当な読取ヘッド２１．２２及び２３によって丑込
後の任意の時間に於て読取る事ができる。従ってこの装
置は時間多重読取／書込を用いる。即ち読取／書込動作
がシーケンシャル即ち順次的であって、同時的ではない
。

説明される実施例は限定されているが本発明を同時的読
取／裏込動作に適用できる事は云う迄もない。

ピッＩ〜線トランジスタのゲートは図示する様に夫々ワ
ード線４６．４７及び４８に対して一対ずつ接続されて
いる。

こＡしらのワード線は更に夫々選択さｈたワード解読器
４９．５０及び５１の１つの接続される。

これらのワード線解読器は夫々ワード解読器１２．１３
及び１４に含まれるワード解読器の組合せの各々の１つ
である事は云う迄もない。各ワード解読器は基本的には
複数個の入力解読トランジスタからなり、その各々のゲ
ートは個々のアドレス線に接続されている。この場合、
単に説明の目的から３つのアドレスが用いられるものと
仮定する。

すなわち、解読器４９は、３つの入力解読Ｉ・ランジス
タ５２．５３及び５４を有し、それらのゲー１くは全体
としてアドレスＰ１として示す個々のアドレス線５５．
５６及び５７へ接続されている。

入力］・ランジスタ５２．５３及び５４のソースは接地
され、ドレインは負荷５９を介して電源５８へ並びにス
イッチング・トランジスタ６０（そのトレインは電源６
１ヘソースはワード線４６へ接続されている）のゲート
へ接続されている。

装置に於てもしも３アドレスより多いアドレスが必要と
されるか使用されるならば、入力アドレス線の数に等し
い数の付加的な入力解読１−ランジスタがその様な解読
器に於て使用される事は云う迄もない。

その様なワード解読器は１般に次の様に動く。

もしもアドレス線５５．５６及び５７のいずれかもしく
は全てが正の信号を呈するならば、例えばアドレス線５
５が高電位で、１〜ランジスタ５２がオン（導通状態）
となってトランジスタ６０のゲートが接地電位になる。

即ちＩ・ランジスタ（以下１〜ランジスタをＴｒで表現
する。）６０はオフ（しゃ断状態）であって、アドレス
線４６はオフ状態である。全ての入力アドレス線５５．
５６及び５７の全てが負であると、Ｔｒ６０はオンとな
り、ワード線４６はＴｒ６０を介して電源６１へ接続さ
れるので、高電位となる。ワード線４６が高電位になる
と、ビット線Ｔｒ　３４及び３５がオンとなり、セルに
於ける情報即ち交差結合したＴｒ３１及び３２の状態が
ビット線対４０及び４１（ビット線Ｔ　ｒ　３４及び３
４を介してセルへ結合されている）によって差動的に受
取られる。

他の解読器５０及び５１も解読器４９とほぼ同じもので
あって、解読器５０がアドレス解読Ｔｒ５２ａ、５３ａ
及び５４ａに並列の１つの付加的なＴｒ６２を有し、解
読器５１が入力アドレス解読Ｔｒ５２ｂ５３ｂ及び５４
ｂと並列の２つのイｑ加的なＴｒ６３及び６４を有して
いる点を除いて同じ様に動作する。解読器５０に於ける
（Ｊ加的Ｔｒ６２のゲートは第１比較回路２４の出力に
接続され、解読器５１に於ける第１の付加１”　ｒ　６
３のゲートは第２比較器２５の出力に接続され、そして
第２の旬月的Ｔｒ６４のゲートは第３の比較器２６の出
力に接続されている。

便宜上解読器４９への入力アドレス線５５．５６及び５
７は全体としてアドレスの組（アドレス・セット）Ｐｌ
として示す。解読器５０への入力解読アドレス線５５　
ａ、５’６ａ及び５７ａはアドレスの組Ｐ２で示し、そ
して解読器５１への入力アドレス線５５ｂ、５６ｂ、及
び５７ｂはアドレスの組Ｐ３として示す。

これらのアドレス線は個々の解読器へ接続されると共に
、夫々比較器２４．２５及び２６の１つへも接続される
。例えば比較器２４にはアドレスの組Ｐｉ及びＰ２が接
続され、そして比較器２５にはＰｌ及びＰ３が比較器２
６にはＰ２及びＰ３が夫々接続される。

これらの比較器に於て、アドレスの組が比較され、もし
も比較が成り立つと、比較器から適当な正の出力信号が
発生される。例えばアドレスの組Ｐ１及びＰ２の比較に
よって、線６５に正の信号が呈せられる。この信号は比
較器２４から解読器における旬月的なＴｒ（この場合は
線６２ａを介してｍ′読器５０のＴｒ６２へ）送られる
。この正信号はＴｒ６２をオンにし、ワード線４７を脱
勢状態にする。これによって解読器５０は有効に脱勢さ
れ、即ち使用禁止状態となり、入力アドレスの組Ｐ２に
刻する動作が阻止される。同様に、もしもアドレスの組
Ｐ１及び２３間の比較が成立すると、線６６及び６３ａ
に信号が現われ、解読器５１に於けるＴｒ６３がオンに
なって、ワード線４８が脱勢される。また、アドレスの
組Ｐ２及びＰ３の比較が成立すると、線６７、及び６４
ａに信号が現われて、解読器５１のＴ　ｒ　６４がオン
になり、ワード線４８が脱勢される。この場合比較器２
５もしくは２６からの正信号が解読器５１を有効に脱勢
する。

同時に、比較器の出力がタロツク・バッファ回路１５．
１６及び１７を介してより上位の読取ヘッド２２及び２
３へ送られ、これらのより上位の読取ヘッド２２及び２
３の一方もしくは両方を選択的に変更する。例えば、も
しもアドレスＰ１及びＰ２の比較が成立すると、より上
位の読取ヘッド２２のみが変更され、読取ヘッド２１及
び２３は不変である。同様に、もしもアドレスＰ２及び
Ｐ３のみの比較が成立すると、より上位のヘン１へ２３
のみが変更されて、読取ヘッド２１及び２２は不変のま
まである。もしもこれらのアドレスが全て比較成立する
ならば、両方のヘッド２２及び２３が変更され、単一の
読取ヘッド即ちヘッド２１が不変である。云う迄もない
事であるが、異ったセルを付勢するために異ったアドレ
スが指向される事及び問題が生じる唯一の時間は２以上
の同一のアドレスによってセルがアドレスされつつある
時間である事を明確に理解されたい。

より上位の読取八ツ１くはセルを介して同時にデータを
読取る事が阻止され、セル１１のゴｒ３０及び３１はセ
ルを流れる電流が過剰でないので寸法を拡大する必要が
ない。

比較器２４をより詳細に示す第３図を参照する。

この比較器２４は３つの直列に接続した排他的０Ｒ６９
，６９ａ及び６９ｂとインバータ７２及び７３とから成
る。アドレスが記憶された命令アドレス・レジスタにあ
るのが好ましい低電力論理に於て比較が実施される。そ
の正味の結果はセル内に於ける１つの読取のみが保証さ
れ、セルＴｒ３０及び３１は寸法が１／３に減じられる
事である。更に、ビット線がより短くなり、ピッＩ〜線
の寄生容量が相当減じられ、よってビット線の立」ユリ
時間及び立下り時間がそれに対応して減じられる。

上述の様に、比較回路２４は３つの排他的０Ｒ６９，６
９ａ及び６９ｂを有し、その各々がビット毎（ｂｉｔ−
ｂｙ−ｂｉｔ）のアドレス比較を行なう。即ちアドレス
の組Ｐ１のアドレス線５５及びアドレスの組Ｐ２のアド
レス線５５ａは交差結合されたＴｒ７０及び７１　（こ
れらのドレインはノードＡに於て相互に接続されている
）のソースを介して第１の排他的０Ｒ６９へ接続さＩｔ
でいる。このノードＡは負荷Ｔ　ｒ　７４を介して電源
７５へ及び負荷Ｔｒ７Ｂ及びフォロワＴｒ７９を含むイ
ンバータ回路７２のインバータ’Ｉ”　ｒ　７６及び７
７のゲートへ接続される。Ｔｒ７６のソースは接地され
、そのドレインは第２の負荷Ｔｒ７８を介して電源７５
へ接続されている。Ｔ　ｒ　７６のドレインは更にフォ
ロワＴｒ７９のゲートへ接続されている。

Ｔｒ７９のドレインは接地され、そのソースはＴｒ７７
を介して電源７５及びノードＢへ接続されている。

第３図に示す様に、次の排他的ＯＲ回路６９ａは、該回
粋の交差結合されたＴｒ８０及び８１のソースに異った
アドレス線５６．５６ａが接続されている点以外は回路
６９とほぼ同じである。これらのＴｒ８０及び８１のド
レインは共にノードＢに接続され、そこから次のインバ
ータ回路７３へ接続される。インバータ回路７３の出力
は第３の最終的な排他的ＯＲ回路６９ｂへ接続される。

ノードＢはＴｒ８２及び８３のゲートへ接続され、Ｔｒ
８２のソースは接地され、そのドレインはソース・フォ
ロワＴ　ｒ　８５のゲー１−へ接続されている。Ｔｒ８
５のドレインは接地され、そのソースはＴ　ｒ　８３を
介して電源７５及び出力線６５へ接続されている。この
排他的ＯＲ回路６９ｂは１対の交差結合されたＴｒ８６
及び８７を有する。それらのソースは夫々アドレス線５
７及び５７ａに接続さＪＬ、ドレインは出力線６５に接
続されている。この様にしてＰ１アドレス入力及びＰ２
アドレス入力の間に於てアドレス対アドレス（ａｄｄｒ
ｅｓｓ　ｂｙ　ａｄｄｒｅｓｓ）の比較が実施される。

この比較器は、等しい長さの２つのアドレスを比較する
場合、モジュール・リプル（ｍｏｄｕｌｅ　ｒｉｐｐｌ
ｅ）法を実行する。回路は完全にスタチック即ち静的で
あるのでクロッキングは必要でない。

以下に於て回路の動作を説明する。まず、第１のアドレ
スの組Ｐ１が線５５．５６．５７上の４６号からなり、
第２のアドレスの組Ｐ２が線５５ａ、５６ａ及び５７ａ
上の信号からなり、更に線５６及び５６ａ上の信号（こ
れらの信号は相互に異なる）を除いて全ての信号が等し
いと仮定する。この場合、線５５及び５５ａに於ける信
号が等しいので、Ｔ　ｒ　７０及び７１ばオフであって
、ノードＡは負荷Ｔ　ｒ　７４によって高電位となり、
Ｔｒ７６．７７はオンとなる。Ｔｒ７６及び７７がオン
となる事によって、Ｔｒ７９はオフにされ、Ｔｒ７７が
オンである事によって、Ｔｒ７９のソースは高電位にな
る。しかしながら、線５６及び５６ａ上の信号は異なる
ので、交差結合されたＴｒ８０もしくは８１の一方がオ
ンとなり、ノードＢを低電位にし、Ｔ　ｒ　８２及び８
３のゲートを低電位に維持する。よってこれらのＴｒは
オフにとどまる。Ｔｒ８２がオフであって、Ｔｒ８５の
ゲートが負荷Ｔｒ８４を介して高電位になると、Ｔ　ｒ
　８５がオンになって出力線６５を低電位に引く。線６
５が低電位であると、クロック動作するバッフア回路１
５を介して読取ヘッド２２へ禁止及び１〜ランスファ信
号が送られない。よってそのヘッドは通り１（°の動作
を行なう。

アドレスの組ＰＬ及び２２間の比較が成立する場合即ち
線５５．５５ａ、５６．５６ａ、５７及び５７ａ上の４
６号が全て同一である場合、回路は次の様に動作する。

Ｔｒ７０．７１のゲートへ印加される線５５及び５５ａ
上の信号が等しいので、それらのＴｒ７０．７１は両方
ともオフであって、ノードＡは負荷Ｔｒ７４によって高
電位となり、Ｔｒ７６．７７はオンとなる。Ｔｒ７６が
オンであるとＴ　ｒ　７９はオフになり、ノー１りＢは
Ｔｒ７７がオンであるので高電位となる。この場合、線
５６及び５６ａに於ける信号は同一であり、交差結合Ｔ
ｒ８０もしくは８１のいずれもがオンにならず、ノード
Ｂは高電位となってＴ　ｒ　８２．８３のゲートを高電
位にし、よってこれらのＴｒがオンとなってＴｒ８５を
オフにし、Ｔｒ８３の動作によって出力線６５の電位が
立ち上る。線５７、及び５７ａに呪われる２つの信号が
等しいのでＴｒ８６．８７もオフてあり、よって出力線
６５は高電位を維持する。出力線６５が高電位であると
、バッファ回路１５を介して読取ヘッド２２へ接続され
た禁止及び１−ランスファ回路へ禁止及び１−ランスフ
ァ（６号が印加される。

リプル比較器からの出力線６５が高い（比較の成立を示
す）と、読取ヘラ１く２２は第４図に関連して示す様に
変更され、更にアドレス解読器５０が脱勢される。

比較器２５も同様な構成を有するが、比較器２５はアド
レス解読器４９に入力されたアドレスの組Ｐ１とアドレ
ス解読器５１に入力されたアドレスの組Ｐ３とを比較し
、その出力線６６はバッファ回路１６を介して読取ヘッ
ド２３に接続された禁止及びトランスファ回路へ信号を
供給し、更にワード解読器５Ｉに於けるＴｒ６３へ接続
される線６３ａへ信号を与える。

比較器２６は比較器２４．２５と構成が同じであるが、
比較器２６はワード解読器５０へ与えられたアドレスの
組Ｐ２とワード解読器５１へ与えられたアドレスの組Ｐ
３とを比較する。その出力線６７も読取ヘッド２３に接
続さ九た第２の禁止及びトランスファ回路へ及びワード
解読器５１のＴｒ６４に接続される禁止４ｆｉ６４ａへ
信号を与える。線６６．６７のいずれかにおける正の４
６号によって読取ヘッド２３及びワード線解読器５１へ
信号が送られる。

第４図に、クロック動作するバッファ回路１５．１６及
び１７の相部を示す。これらのクロック動作するバッフ
ァ回路の各々は同じであるので回路１５のみを詳細に示
す。

二九らの＠路は比較器からの信号を刻時し、解読する。

比較器に対して上記回路が接続されるが、これは所望の
時間に所望の態様で働く様に読取ヘッド２１．２２、及
び２３に接続される禁止１ヘランスファ回路へ禁止及び
トランスファイ６号が送られる事を保証するためである
。

第４図に示す回路１５は線６５に於て比較器２４から信
号を受取る。線６５はＴｒ９０のゲー１−へ接続される
。そのＴｒのソースは接地され、ドレインは直列の解読
Ｔ　ｒ　９２．９３．９４及び９５のうちの第１解読Ｔ
　ｒ　９２のゲートへ並びに負荷Ｔｒ９１を介して電源
１１０へ接続されている。

解読Ｔｒ９２．９３．９４及び９５のソースは全て接地
され、ドレインは全て負荷Ｔｒ９６を介しテｍ　源１１
０へ並びにフォロワＴｒ９７．９８のゲートへ接続され
る。これらフォロワＴ「９７．９８のソースは接地され
ている。Ｔｒ９７のドレインは負荷Ｔｒ９９を介して電
源］１０へ及び制御ＴｒｌＯＯのゲートへ接続さオしる
。Ｔｒ９８のドレインは出力線１０９へ及び制御Ｔ　ｒ
　１００を介して電源１１０へ接続さｈる。

解読１’　ｒ　９３．９５のゲートは夫々刻峙入カ線１
０７．１０８へ接続され、Ｔ　ｒ　９４のゲートは刻時
ランチ１１１の出力へ接続されている。このラッチ１１
１は一対の交差粘合したＴ　ｒ　１０２．１０３を有し
、そのソースは接地され、ドレインは夫々の負荷Ｔ　ｒ
　１０５，１０６を介シテ電ｔＸ１１０へ接続されてい
る。交差結合したＴｒ１０２．１０３に並列に一対のス
イッチングＴ　ｒ　１０１、１０４が用いられている。

それらのソースは接地され、ドレインは夫々の負荷Ｔ　
ｒ　１０５．１０６を介して電源１１０へ接続される。

Ｔｒ１０３及び１０４のトレインは更に、解読Ｔｒ９４
のゲー１〜へ接続されたランチの出力線へ接続される。

２つのスイッチングＴ　ｒ　１０１及び１０４のゲー１
−は夫々クロック入力線１０７及び１０８へ接続される
。

この刻時バッファ回路は次の様に動作する。負荷Ｔｒ９
１の効果によりＴｒ９２が常時オンである事によってＴ
ｒ９７．９８が常時オフであるので出力線１０９は常時
高電位にある。制御Ｔｒ１００は常時オンであって、よ
って線１’０９はほぼ電源１１０のレベルにある。クロ
ックＢ１０７．１０８の両方に信号がないものと仮定す
る。線６５に於て比較信号が受信されると、Ｔｒ９’Ｏ
がオンとなり、Ｔｒ９２のゲートが低電位に引かれてＴ
ｒ９２がオフになる。Ｔｒ９２のドレインへ接続したＴ
ｒ９７．９８のゲートの電位が上がり、Ｔ　ｒ、　９７
．９８がオンになる。Ｔｒ９７がオンになると、それは
Ｔ’　ｒ　１００のゲーＩ−の電位を下げ、線１０９が
電源１１０からカッ１〜される。同時にＴ　ｒ　９８が
オンになると、それは出力線１０９を接地電位に引く。

Ｔｒ９０の入力に於て受信したＴｒ９２をスイッチする
比較信号が消滅すると、その回路は常態へ復帰し、線１
０９の電位が立ち上る。

線６５上の比較信号の存在に関係なく特定の期間にわた
って設定された即ち常時高電位の状態に線１０９が維持
される事を保証するために線１０７．１０８ヘクロツク
信号を順次印加する。回路にクロック・パルスを与える
事によって、出力線１０９を所定の期間その設定された
常時高電位の低論理状態に強制する事ができる。この回
路は負の論理を用いる。これは線１０７，１０８に対し
て間隔をとった正のタロツク信号を印加する事によって
達成される。もしもますクロック線１０７が立ち上がる
ものとすると、それによってＴｒ９３がオンとなり、Ｔ
ｒ９７．９８のゲートの電位を引き下げる。これらのゲ
ー１〜は、たとえ線６５上の比較入力信号が消滅しても
、クロック信号の期間にわたって接地された状態を維持
する。同時に、線１０７に於けるクロック・パルスはＴ
ｒｉｏｌをオンにし、Ｔ　ｒ　１０３のゲートの電位を
下げてＴ　ｒ　１０３をオフにする。Ｔ　ｒ　１０３が
オフになると、Ｔｒ１０２のゲートの電位が立ち上がり
、Ｔｒ１０２がオンとなり、Ｔｒ１０３のゲートを低電
位にラッチング即ち保持する。Ｔ　ｒ　ｌ　Ｏ３がオフ
になると、ラッチ１１１の出力が立ち上がり、Ｔｒ９４
はオンとなる。ラッチ１１１は線１０７が低電位に戻っ
た後、線１０８上に正のクロック信号が呪われるまでこ
の状態のままである。

線１０８に適当なタイミング信号が与えらＪｂると、Ｔ
ｒ９５．１０４がオンとなる。Ｔ　ｒ　ｌ　Ｏ４がオン
になると、Ｔｒ９４．１０２のゲートが低電位に下がり
、Ｔｒ９４−１０２がオフとなる。、１”ｒ１０２がオ
フになると、Ｔ　ｒ　１０３のゲートがオンになり、Ｔ
ｒ１０２．９４の両ゲートを低電位にする。線１０８上
のタイミング・パルスが消滅すると、Ｔｒ９５がオフと
なる。Ｔ　ｒ　９３．９４．９５がオフすなわちラッチ
がオフになり、線１０７．１０８にクロック信号が来な
いと、線１０９はＴｒ９２　（そのゲートは線６５の反
転された状態によって駆動される）によってのみ制御さ
れる。

次に第５図及び第６図を参照する。本発明に於て用いる
のに適した読取ヘット２１．２２．２３及びこれらに接
続された禁止及びトランスファ回路が詳細に示されてい
る。

読取ヘッド２１は１対のビット線読取Ｔｒ１２０．１２
１を有している。これらのＴ　ｒのゲートは夫々差動ビ
ット線４０．４１に接続されている。

ＴＲ］２０及び１２１のソースは負荷Ｔ　ｒ　１２２を
介して電源１２５へ接続され、Ｔ　ｒ　１２１のドレイ
ンは負荷Ｔ　ｒ　１２３を介して電源１２５へ接続され
ている。Ｔｒ１２０．１２１のドレインは出力増幅器へ
接続されている。この例に於ては差動増幅器１２４が用
いられている。この増幅器■２４は低インピーダンス源
を有する。この増幅器１２４は公知であって、これ以上
の説明は行なわない。その出力は出力読取線１２６へ接
続され、ワード線４６のイ」勢によってビット線Ｔｒ３
４．３５がオンになると付勢状態になる。前記の様にこ
れらのヒツト線１゛ｒの細分によってセルＴｒ３０及び
３１からの差動信号が夫々ピッ１〜線４ｏ及び４１上に
現われる。この差動信号は他の読取Ｔｒ１２０もしくは
１２１の一方をオンにし、よって増幅器１２４が適当な
信号を完住する。読取ヘッド２１は公知の典型的なもの
である。

読取ヘッド２２も同様のものであって、一対の読取Ｔ　
ｒ　ｌ　２０　ａ、１２１ａを有する。それらのゲート
は夫々ビット線４２．４３へ接続されており、ソースは
接地され、ドレインは夫々負荷Ｔｒ１２２ａ、１２３ａ
を介して電源１２５へ及び差動増幅器１２４ａへ接続さ
れている。加えて、読取ヘッド２２には禁止及びトラン
スファ回路が接続されている。

読取ヘッド２２へ接続された第５図に示す禁止及びトラ
ンスファ回路は一対のピッｌ−ｇによって付勢されるＴ
ｒ１３１及び１３２を有している。

それらＴｒのゲートは夫々差動ビット線４０．４１へ接
続されている。これら両Ｔ　ｒ　１３１．１３２のソー
スは接地されている。Ｔ　ｒ　１３１のドレインは負荷
Ｔ　ｒ　１３３を介して電源１３４へ、スイッチングＴ
ｒ１３５のドレインへ負荷Ｔｒ１３３のゲートへ並びに
接地Ｔ　ｒ　１３６のゲー１−へ接続されている。この
スイッチングＴｒ１３５はそのソースが接地されている
。接地Ｔｒ　１３６のソースは接地され、そのドレイン
はビット線対４２．４３のビット線４２へ接続されてい
る。

ビット線スイッチングＴｒ１３２のソースは接地されて
おり、そのドレインは負荷Ｔ　ｒ　１３７を介して電源
１３４へ、第２スイツチングＴｒ１３９の１〜レインへ
並びに第２接地Ｔ　ｒ　ｌ　３８のゲートへ接地されて
いる。Ｔｒ１３８のソースは更に接地され、そのドレイ
ンは差動ピッ１−線対４２および４３の第２ビツト線３
４へ接続されている。

スイッチングＴｒ１３５．１３９は共にトレインが接地
さ九ており、ソースが夫々の負荷Ｔｒ１３３．１３７を
介して電源１３４へ接続されている。Ｔｒ１３５．１３
９のゲートは刻時バッファ回路１５の出力線１０９へ接
続さｉｔでいる。

この禁止及び１ヘランスファ回路はより高速度の読取及
び記憶時間を与え、よってより高速度のパワー・サイク
リング（ｐｏ警ｅｒ　ｃｙｃｌｉｎｇ）が達成される。

その回路は次の様に動作する。全てのピッ１〜線４０な
いし４５が常時高電位にあり、Ｔ　ｒ　１３１．１３２
．１３５及び１．３９がオンであると仮定する。、更に
アドレスの組Ｐ１及びＰ２がビット線の対４０及び４１
．４２及び４３を選択してそれらに差動信号を与えてい
るものと仮定する。アドレスの組Ｐ１によって、読取ヘ
ッド２１に接続された差動ビット線対４０及び４１のう
ちのピッ１〜線４１は低電位に引かれ、読取ヘッド２１
へ差動信号を与え、よってヘッド２１は線１２６上に出
力信号を生じる。更に、アドレスの組Ｐ１及びＰ２が同
一であって、バッファ回路出力線１０９が負の信号を有
するものと仮定する。この負の信号がＴ　ｒ　１３５．
１３９をオフに転じる。しかしながら、ビット線が高電
位であるので、Ｔ　ｒ　１３１はオンに保持さオｔ、丁
ｒ１３６のゲートが低電位に保持されて、Ｔｒ１３６が
オフ、ビット線４２が高電位に維持される。ビット線４
１は低電位で、Ｔｒ１３２はオフである。よってＴ　ｒ
　１３２のドレインの電位は負荷Ｔｒ１３７のゆえに立
ち上がり、Ｔ　ｒ　１３８がオンとなって、ビット線４
３が低電位に下がる。この状態が生しると、ピッ１〜線
４２．４３の状態はビット線４０及び４１に従う即ち線
４２が高電位であると＆！４０が高で、線４１が低だと
線４３が低である９これは下位ビット線の対４０及び４
１の状態がより上位のピッ１−線の対４２及び４３ヘト
ランスフアされた事を示す。

このピッ１〜線４２．４３の状態がビット線４２及び４
３の間に接続された読取ヘッドによって読取ら九る。こ
の様にして読取ヘッド２１及び２２はたとえただ１つの
セルがアクセスされたとしても線１２６．１２６ａ上に
同一の出力を生じる。

もしも読取アドレスＰ１及びＰ２が異なっていたならば
、線１０９上の信号は高電位に維持されて、Ｔｒ１３５
．１３９の両方をオンに維持し、Ｔｒ１３６．１３ｇの
ゲートを低電位にする。これらのゲートが低電位だと、
Ｔｒ１３６．１３８の両者がオフであって、ビット線４
２．４３は常態に於て、ビット線の対４０及び４１とは
独立に動作し、読取ヘッド２２は線４２及び４３上の情
報を読取るであろう。

上記の技術は従来技術によって達成し得なかったいくつ
かの独特な効果を奏する。この様に差動対を用いる事に
よって、第２の対の両ビット線が常に接地されない。こ
れはビット族４２及び４３の読取に続く復帰時に、ビッ
ト線４３のみを復帰させればよい事を意味する。これに
よって公知技術の場合と比べて容量回復負荷（ｅａｐａ
ｃｉＬｊ、ｖｅｒｅｓｔｏｒｅ　１ｏａｄ）を１／２に
カットし、回復時間が半分に減じる。更に、従来技術の
回路に必要な電力のおよそ１／２の電力で済む。

加えて、それによって従来技術の回路の感知増幅器内部
ノード上ではなくビット線自体へトランスファ感知負荷
を移動させる事が可能である。全容量のうちの重要でな
い部分であるビット線へそれを移す事によって、感知増
幅器出力ドライバを小さい負荷でもって敏速に働らかせ
る事ができる。

更に、その回路に於ては、２つの接地Ｔｒ１３６もしく
は１３８のうちの１つをオンにするだけであるので、ト
ランスファ時間及び全体的なサイクルもまた相当減じる
事ができる。

第６図の読取ヘッドも同様の構成を有するが、この場合
は読取Ｔｒ１２０ｂ、１２１ｂが夫々ビット介４４．４
５へ接続されており、それらＴ「のソースが接地され、
ドレインが夫々負々Ｔｒ１２２ｂ、１２３ｂを介して電
源１２５へ及び出力線１２６ｂを有する差動増幅器１２
４ｂへ接続されている。

もしもアドレスの組Ｐ１、Ｐ２及びＰ３が全て異るなら
ば、３つの組のビット線４０及び４１４２及び４３．４
４及び４５の全てが信号を有する。この場合、読取ヘッ
ド２１．２２及び２３は夫々その常態に於て動作しつつ
ある即ちヘッド２１はビット線４０及び４１上の信号を
読取りっつあり、ヘット２２はビット線４２及び４３上
の信号を用取りつつあり、ヘッド２３はビット線４４及
び４５上の信号を読取りつつある。

ヘッド２３に於ては、Ｔｒ１２０ｂ、１２１ｂのみが直
接に接続され、よってオンに転じうるので、ビット線４
４．４５上の信号のみが検出される。

即ち、各読取ヘッドは１組のピッ１〜線より多数の組の
ピッ１−線を読取る事が阻止される。

アドレスＰ１及びＰ３が同じであると、比較器１６に於
て比較が成立して、線６６の電位が正になって、線１０
９ａ　（刻時バッファ１６の出力）が負になる。第５図
に於て説明したのと同様に、線６６が正になると、アド
レス解読器５１が脱勢され、ワード線４８及びビット線
Ｔｒ３８．３９がオフになるだけでなく、刻時バッファ
回路の出力線１０９ａが負になり、禁止Ｔ　ｒ　１３５
　ａ、１３９ａ−のゲートの電位が下がり、これらＴｒ
がオフとなり、第３ビツト線対４４及び４５のビット線
４５が接地される。よって、ビット線４４及び４５は線
４０及び４１と同一にされ、読取ヘッド２３は読取ヘッ
ド２１と同じ情報を読取る。

同様に、アドレスＰ２及びＰ３が同じであると、上記と
正確に同し様にして１３６ｂもしくは１３８ｂを介して
ビット線４４及び４５が再び変更され、よってビット線
４４及び４５はピッ１〜線４２および４３が有するのと
同じ情報を有する事になる。

もしも３つのア１くレス信号の組が全て同一であるなら
ば、全ての禁止及び１ヘランスフア回路は、ビット線４
０及び４１上の情報をビット線４２及び４３と４４及び
・１５へ１ヘランスフアする。全てのアドレスの組が同
じである場合に於ては、読取ヘッド２１．２２及び２３
の全てが同じ情報を読む。

実施例として差動ピッ１への苅を用いるものを説明した
が、シングル・エンド型（ｓｉｎｇｌｅ　ｅｎｄｅｄ）
のビット線構成を容易に用いうる事並びにその様なシン
グル・エンド型ピッ１〜線のアレイを収容すべく読取ヘ
ッドと禁止及びトランスファ回路とを適合させうる事は
当業者にとって自明である事は云うまでもない。

更に、３ボート・システ１１について説明したか、これ
を更に拡張したシステシムに本発明を適用しうる事も明
らかである。

以上に於てアレイ寸法を極めて小さくしうる、性能の改
善さＩｃだ、多重ボート・レジスタ・アレイに多重ヘッ
ドを用いる技術を説明した。上記技術は所要の回路面積
の相当な削減をもたらし、しかも回路の信頼度を改善す
るものである。

【図面の簡単な説明】

第１図は本発明を用いる装置の全体図を示す図、第２ａ
図及び第２ｂ図は相互に接続する事によってワード解読
器及びセルの１つを詳細に示す図、第３図は本発明に於
ける比較器の一実施例を示す図、第４図はクロック・バ
ッファ回路を示す図、第５図は読取ヘッド２１．２２並
びに禁止及びトランスファ回路の実施例を示す図、第６
図は読取ヘット２３並びに禁止及び１〜ランスファ回路
を示す図である。 １０・・・・アレイ、１１・・・・記憶セル、１２．１
３．１４・・・・ワード解読器、１５．１６．１７・・
・・タロツク・バッファ＠路、Ｊ８．１９．２０・・・
・読取ヘッド、２１．２２．２３・・・・読取ヘッド、
２４．２５．２６・・・・比較器。 出願人　インターナショナル・ビジネス・マシーンス・
コーポレーション 代理人　弁理士　岡　　１）　次　　生（外１名）

Claims (1)

1. 【特許請求の範囲】 夫々が複数の書込線から別個にアドレス可能であり且つ
   下位のビット線ないし上位のビット線からなる複数の組
   のビット線によって読取可能なセルを有するメモリ装置
   において、 各セルに接続した、下位のワード解読器ないし上位のワ
   ード解読器からなる一組のワード解読器と、 各セルに結合した、下位の読取ヘッドないし上位の読取
   ヘッドからなる、上記ワード解読器の数と同数の一組の
   読取ヘッドであって、最下位の読取ヘッドが最下位のビ
   ット線を介してセルへ接続され、より上位の読取ヘッド
   か゛夫々個々のより上位のビット線を介してセルへ接続
   されてなるものと、 上記のより上位の読取ヘッドの各々に接続した少くとも
   １つの禁止及びトランスファ回路と、上記より上位のワ
   ード解読器及び上記より上位の読取ヘッド１て接続した
   アドレス比較器とよりなり、 上記禁止及び１〜ランスファ回路の各々が、制御電極を
   夫々下位のビット線へ接続した、ビット線上の信号によ
   ってイ」勢される一対の１へランジスタと、夫々上位ビ
   ット線及び接地電位間に接続した一対の接地トランジス
   タと、夫々上記ビット線上の信号によって伺勢されるト
   ランジスタと並列に接続されるとともに上記接地トラン
   ジスタの制御電極に接続されたスイッチング・トランジ
   スタとを有する事を特徴とするメモリ装置。