JPS60147856A - 記憶装置 - Google Patents
記憶装置Info
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- JPS60147856A JPS60147856A JP59252115A JP25211584A JPS60147856A JP S60147856 A JPS60147856 A JP S60147856A JP 59252115 A JP59252115 A JP 59252115A JP 25211584 A JP25211584 A JP 25211584A JP S60147856 A JPS60147856 A JP S60147856A
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- JP
- Japan
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- data
- transistor
- write
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は特にデータ・プロセッサの作業用レジスタへの
データ記憶に有用なデータ記憶装置に関するものである
。本声明は特に大規模集積；ンピュータ回路に適用され
る。
データ記憶に有用なデータ記憶装置に関するものである
。本声明は特に大規模集積；ンピュータ回路に適用され
る。
頻繁にアクセスされる記憶装置、たとえば内部データ処
理レジスタに用いられるもの等では、レジスタ・ファイ
ル位置にデータを書込み及びレジスタ・ファイル位置か
らデータを読取るための個々のレジスタ語で使用される
ファイル位置に速くアクセスできることが極めて重要で
ある。書込み及び読取りの異なる機能のため、記憶装置
へのアクセス・ラインを別々に設けることにより、記憶
装置６．）書込６肩よび□憶装置ヵ、ら。読６８．ヶ速
くすることが可能となる。しかし、記憶装置およびこれ
に付髄するシステムの全体的な速度を増すためには、さ
らに高速が必要とされる。
理レジスタに用いられるもの等では、レジスタ・ファイ
ル位置にデータを書込み及びレジスタ・ファイル位置か
らデータを読取るための個々のレジスタ語で使用される
ファイル位置に速くアクセスできることが極めて重要で
ある。書込み及び読取りの異なる機能のため、記憶装置
へのアクセス・ラインを別々に設けることにより、記憶
装置６．）書込６肩よび□憶装置ヵ、ら。読６８．ヶ速
くすることが可能となる。しかし、記憶装置およびこれ
に付髄するシステムの全体的な速度を増すためには、さ
らに高速が必要とされる。
本発明は大型のランダム・アクセス・アドレス可能記憶
装置にも適用することができるが、特に通常中央演算処
理装置の一部として製作され、中央演算装置に付随す、
る、各種の記憶レジスタを収容する小型の記憶装置に有
用である。
装置にも適用することができるが、特に通常中央演算処
理装置の一部として製作され、中央演算装置に付随す、
る、各種の記憶レジスタを収容する小型の記憶装置に有
用である。
本明細書では、協同してアドレスすることのできる一連
の関連した二進ビット記憶素子をレジスタまたはレジス
タ・ファイル位置と総称する。各レジスタまたはレジス
タ・ファイル位置は、単一の“語”を記憶するものであ
る。
の関連した二進ビット記憶素子をレジスタまたはレジス
タ・ファイル位置と総称する。各レジスタまたはレジス
タ・ファイル位置は、単一の“語”を記憶するものであ
る。
［従来技術］
記憶装置の動作速度を高めるために、同装置からの情報
の書込み、読取りを同時に行うシステムを作る各種の試
みがなされている。これらのシステムには、″同時″読
取り書込み装置と呼ばれるものもある。しかし、現在知
られている従来技術の特許によると、動作がいかに速く
行われるにせよ、通常は読取りと書込みが順次行われる
ことは明らかである。このことは１９７３年９月２３日
発行の米国特許第３７６１８９８号明細書に開示されて
いる。
の書込み、読取りを同時に行うシステムを作る各種の試
みがなされている。これらのシステムには、″同時″読
取り書込み装置と呼ばれるものもある。しかし、現在知
られている従来技術の特許によると、動作がいかに速く
行われるにせよ、通常は読取りと書込みが順次行われる
ことは明らかである。このことは１９７３年９月２３日
発行の米国特許第３７６１８９８号明細書に開示されて
いる。
１９８２年１月５日発行の米国特許第４３０９７５５号
明細書にはマイクロプロセッサと周辺装置との間のデー
タ交換サイクルを、データ交換を行うレジスタのレジス
タ回転サイクルと組合わせた装置を開示している。これ
によりマイクロプロセッサと周辺装置との間のデータの
交換が速くなるといわれている。しかし、この装置は同
一の二進ビット記憶素子への書込み、読取りが同時に行
われないのは明らかである。
明細書にはマイクロプロセッサと周辺装置との間のデー
タ交換サイクルを、データ交換を行うレジスタのレジス
タ回転サイクルと組合わせた装置を開示している。これ
によりマイクロプロセッサと周辺装置との間のデータの
交換が速くなるといわれている。しかし、この装置は同
一の二進ビット記憶素子への書込み、読取りが同時に行
われないのは明らかである。
１９８０年３月１１日発行の米国特許第４１９３１２７
号明細書は、同時読取り・書込み素子に関するもので、
データがメモリ・アレイの１つの記憶素子へ移送される
のと同時に、他の記憶素子から読取られる方式が開示さ
れている。しかし、この発明は本発明のように、読取ら
れる素子そのものに新しい情報を書込むことを扱うもの
ではなく、事実、メモリに書込まれる新しいデータを扱
わずに、すでに記憶素子に記憶されていて読取りととも
に他の素子へ移送されるデータのみを扱うものである。
号明細書は、同時読取り・書込み素子に関するもので、
データがメモリ・アレイの１つの記憶素子へ移送される
のと同時に、他の記憶素子から読取られる方式が開示さ
れている。しかし、この発明は本発明のように、読取ら
れる素子そのものに新しい情報を書込むことを扱うもの
ではなく、事実、メモリに書込まれる新しいデータを扱
わずに、すでに記憶素子に記憶されていて読取りととも
に他の素子へ移送されるデータのみを扱うものである。
［発明が解決しようとする問題点］
前述のように、記憶素子にデータを書込むと同時にその
データを必要とする場合、データの書込み及び読取りを
同時に行うことができないのでそ ３− のデータを得るのに時間を要した。
データを必要とする場合、データの書込み及び読取りを
同時に行うことができないのでそ ３− のデータを得るのに時間を要した。
本発明の目的の一つは、書込みおよび読取り速度を大幅
に改善したデータ記憶装置を提供することにある。
に改善したデータ記憶装置を提供することにある。
本発明の他の目的は、書込み・読取り動作を同時に行う
ことにより、データ晶憶装置のアクセス速度を改善する
ための装置を門ｉることにある。
ことにより、データ晶憶装置のアクセス速度を改善する
ための装置を門ｉることにある。
さらに本発明の他の目的は、パ同一のレジスタ・ファイ
ル・１ット位置での書法み・読取り動作のためのデータ
記憶装置を提供することにある。
ル・１ット位置での書法み・読取り動作のためのデータ
記憶装置を提供することにある。
首問題点を解決するための一段］
本発明を実行することにより、丑進ビット記憶装置の同
じビット位置に関連して、データの読取り及び書込みを
同時に行う装置が得られる。これは、メモリへ書込まれ
るべ門デー哀の書込みアトアドレスとを比較し、比較り
ミー決定し、その比較一致に応答して通常の読取り操作
を阻止すると一時に書込みデータ信号を読取り一一夕信
号として供給することを特徴とする。
じビット位置に関連して、データの読取り及び書込みを
同時に行う装置が得られる。これは、メモリへ書込まれ
るべ門デー哀の書込みアトアドレスとを比較し、比較り
ミー決定し、その比較一致に応答して通常の読取り操作
を阻止すると一時に書込みデータ信号を読取り一一夕信
号として供給することを特徴とする。
４一
本発明によれば、同じワード位置に関連してデータの読
取り及び書込みを同時に行うよう動作可能な二進記憶装
置が得られる。それは、書込み機能及び読取り機能のた
めの別々のデータ・パスを与えるよう動作可能なデータ
母線と、書込み及び読取りのために個々のワード位置を
それぞれナトレスする手段とり書込みアドレス及び読最
リアドレスを比較しそれらアドレスが同じである時比較
一致信号を発生する手段とからなり、上記比較一致信号
に応答して、上記アドレスされたワード位置の読取り動
作を禁止する手段と、上記比較一致信号に応答して、書
込≠−タ信号を読取りデータ信号として供給する手段と
を含むものである。
取り及び書込みを同時に行うよう動作可能な二進記憶装
置が得られる。それは、書込み機能及び読取り機能のた
めの別々のデータ・パスを与えるよう動作可能なデータ
母線と、書込み及び読取りのために個々のワード位置を
それぞれナトレスする手段とり書込みアドレス及び読最
リアドレスを比較しそれらアドレスが同じである時比較
一致信号を発生する手段とからなり、上記比較一致信号
に応答して、上記アドレスされたワード位置の読取り動
作を禁止する手段と、上記比較一致信号に応答して、書
込≠−タ信号を読取りデータ信号として供給する手段と
を含むものである。
［実施例コ
第１図は、複数の二進記憶素子１２Ａ、１２Ｂ、１２Ｘ
、１４Ａ、１４Ｂ、１４Ｘ、１６Ａ、１６Ｂおよび１６
Ｘを有する記憶プレイ１０を示す。
、１４Ａ、１４Ｂ、１４Ｘ、１６Ａ、１６Ｂおよび１６
Ｘを有する記憶プレイ１０を示す。
このアレイでは１．素子の各水平な列は、１ワードを記
憶する単一のレジスタ・ファイル位置を表わしている。
憶する単一のレジスタ・ファイル位置を表わしている。
したがって、第１のワード□は素子１２Ａ、１２Ｂ、Ｌ
２Ｘからなるレジスタに記憶される。１つのレジスタ内
の素子を接続する点線で示すように、各レジスタには通
常４個以上、おそらく３２個またはそれ以上のビット素
子があることがわかる。同様に、３個のレジスタしか示
されていないが、１４の数字のついた素子位置を、１６
の数字のついた素子位置と相互に連絡する点線で示すよ
うに、４個以上、通常３２個程度のレジスタが設けられ
る。
２Ｘからなるレジスタに記憶される。１つのレジスタ内
の素子を接続する点線で示すように、各レジスタには通
常４個以上、おそらく３２個またはそれ以上のビット素
子があることがわかる。同様に、３個のレジスタしか示
されていないが、１４の数字のついた素子位置を、１６
の数字のついた素子位置と相互に連絡する点線で示すよ
うに、４個以上、通常３２個程度のレジスタが設けられ
る。
データ・ワードは、データ書込み母線２ＯＡ、２０Ｂ、
２０Ｘ上のアドレスされたレジスタ位置１８に書込むこ
とができる。同様に、データ・ワードは、データ読取り
母線２４Ａ、２４Ｂ、２４Ｘ上のアドレスされたデータ
素子２２から読取ることができる。
２０Ｘ上のアドレスされたレジスタ位置１８に書込むこ
とができる。同様に、データ・ワードは、データ読取り
母線２４Ａ、２４Ｂ、２４Ｘ上のアドレスされたデータ
素子２２から読取ることができる。
書込みのためには、書込みアドレス信号が５つの二進ア
ドレス・ライン２８上の２６で、書込みアドレス・デコ
ード回路３０へ入力される。５つの二進アドレス・ライ
ン２８は３２の単一アドレスを与えることができる。書
込みアドレス・デコ７− −ド回路３０はこれら３２の書込みアドレスを解帯し、
一時に書込みアドレス・ドライブ・ライン３４Ａ、３４
Ｂ、および３４Ｘの１つだけに出力を与える。各アドレ
ス・ドライブ・ラインを駆動し、書込みアドレス・デコ
ード回路内のその特定ラインの解帯を行う機能は１９８
１年４月１６日出願の米国特許出願第２５４８０６号に
開示されたデコードおよびドライバ回路により行われる
のがのぞましい。
ドレス・ライン２８上の２６で、書込みアドレス・デコ
ード回路３０へ入力される。５つの二進アドレス・ライ
ン２８は３２の単一アドレスを与えることができる。書
込みアドレス・デコ７− −ド回路３０はこれら３２の書込みアドレスを解帯し、
一時に書込みアドレス・ドライブ・ライン３４Ａ、３４
Ｂ、および３４Ｘの１つだけに出力を与える。各アドレ
ス・ドライブ・ラインを駆動し、書込みアドレス・デコ
ード回路内のその特定ラインの解帯を行う機能は１９８
１年４月１６日出願の米国特許出願第２５４８０６号に
開示されたデコードおよびドライバ回路により行われる
のがのぞましい。
同様に、読取リアドレスは３６で複数の読取りアドレス
・ライン３８へ、したがって読取リアドレス・デコード
回路４０へ与えられる。各読取りアドレスに応じて、デ
コード回路４０は１つだけの出力を読取リアドレス・ド
ライブ・ライン４２Ａ、４２Ｂ、４２Ｘのうち１つに与
える。読取りアドレス・デコード回路４０は、上記米国
特許出願第２５４８０６号に従って、読取リアドレス・
ドライブ・ライン４２Ａ、４２Ｂ、４２Ｘのそれぞれに
別個のドライバ回路４１Ａ、４１Ｂ、４１Ｘからなるこ
とが好ましい。
・ライン３８へ、したがって読取リアドレス・デコード
回路４０へ与えられる。各読取りアドレスに応じて、デ
コード回路４０は１つだけの出力を読取リアドレス・ド
ライブ・ライン４２Ａ、４２Ｂ、４２Ｘのうち１つに与
える。読取りアドレス・デコード回路４０は、上記米国
特許出願第２５４８０６号に従って、読取リアドレス・
ドライブ・ライン４２Ａ、４２Ｂ、４２Ｘのそれぞれに
別個のドライバ回路４１Ａ、４１Ｂ、４１Ｘからなるこ
とが好ましい。
８−
書込みアドレス・デコード回路３０の下部に示すように
、この回路は、端子“Ｃ”上のクロック信号入力および
、別の入力上の書込み信号に応じて作動する。同様に、
読取リアドレス・デコード回路４０は、クロック信号お
よび読取りパルス信号に応じて作動する。各場合とも、
クロック信号及び書込みまたは読取り信号は、個別のア
ドレス・ライン・ドライバ回路のすべてに供給される。
、この回路は、端子“Ｃ”上のクロック信号入力および
、別の入力上の書込み信号に応じて作動する。同様に、
読取リアドレス・デコード回路４０は、クロック信号お
よび読取りパルス信号に応じて作動する。各場合とも、
クロック信号及び書込みまたは読取り信号は、個別のア
ドレス・ライン・ドライバ回路のすべてに供給される。
本発明によれば、接続２８上の書込みアドレスは、比較
回路４４中の接続３８上の読取りアドレ灸と比較される
。直接の比較−一が検出されると、信号が比較回路出力
接続４６に現れる。この信号は読取リアドレス・ドライ
ブ・ライン４２Ａ、４２Ｂ、４２Ｘを使用禁止にし、書
込み母線２０Ａ。
回路４４中の接続３８上の読取りアドレ灸と比較される
。直接の比較−一が検出されると、信号が比較回路出力
接続４６に現れる。この信号は読取リアドレス・ドライ
ブ・ライン４２Ａ、４２Ｂ、４２Ｘを使用禁止にし、書
込み母線２０Ａ。
２０Ｂおよび２ＯＸ上に入力する書込みデータ信号を・
読取りデータ母線２４＋・２４Ｂおよび２４Ｘに直接接
続する。このようにして、入力したデータ・ワードは、
アドレスされたレジスタに書込まれるだけでなく、同時
に読取るべき必要なデータとして、読取り母線に供給さ
れる。このように、本発明の必要な目的が達成される。
読取りデータ母線２４＋・２４Ｂおよび２４Ｘに直接接
続する。このようにして、入力したデータ・ワードは、
アドレスされたレジスタに書込まれるだけでなく、同時
に読取るべき必要なデータとして、読取り母線に供給さ
れる。このように、本発明の必要な目的が達成される。
図に示すように、比較回路４４は、読取り、書込みおよ
びクロック・パルスの組合せに応じて比較を行い、書込
みおよび読取リアドレスの同時比較のみを行う。「書込
、み」および［読取り」制御パルスが違う時に生じた場
合は、装置は同時に書込み・読取りを行う必要がなく、
比較の必要もな読取リアドレス・ライン４２Ａ、４２Ｂ
、および４２Ｘの使用ｉ止シ図示した電界効果−ランジ
スタ４８Ａ、４８Ｂ、４８Ｘにより達成される。
びクロック・パルスの組合せに応じて比較を行い、書込
みおよび読取リアドレスの同時比較のみを行う。「書込
、み」および［読取り」制御パルスが違う時に生じた場
合は、装置は同時に書込み・読取りを行う必要がなく、
比較の必要もな読取リアドレス・ライン４２Ａ、４２Ｂ
、および４２Ｘの使用ｉ止シ図示した電界効果−ランジ
スタ４８Ａ、４８Ｂ、４８Ｘにより達成される。
これらのトランジスタは、それぞれ個別の関連するドラ
イバ回路４１Ａ、４１Ｂおよび４１Ｘに接続され、これ
らの回路への追加六方とじて作動する。図に示すように
、比較回路接続４６は、トランジスタ４８Ａ、４．８
Ｂ、４８Ｘの各電界効果制御電極へＨ信号を送り、これ
らのトランジスタを導通状態にする。これらのトランジ
スタが導通状態になると、関連するドライバ回路４１Ａ
、４１Ｂおよび４１Ｘを使用禁止とし、したがって、そ
れぞれのドライバ回路がアドレス・ドライブ・ライン４
２Ａ、４２Ｂ、４２Ｘのいずれにも読取りアドレス・ド
ライブ信号を送ることを防ぐ。
イバ回路４１Ａ、４１Ｂおよび４１Ｘに接続され、これ
らの回路への追加六方とじて作動する。図に示すように
、比較回路接続４６は、トランジスタ４８Ａ、４．８
Ｂ、４８Ｘの各電界効果制御電極へＨ信号を送り、これ
らのトランジスタを導通状態にする。これらのトランジ
スタが導通状態になると、関連するドライバ回路４１Ａ
、４１Ｂおよび４１Ｘを使用禁止とし、したがって、そ
れぞれのドライバ回路がアドレス・ドライブ・ライン４
２Ａ、４２Ｂ、４２Ｘのいずれにも読取りアドレス・ド
ライブ信号を送ることを防ぐ。
比較出力接続４６上のＨ信号もドライバ回路４９を作動
させるために接続され、一方ゲート制御の電界効果トラ
ンジスタ５０Ａ、５０Ｂおよび５０Ｘの制御電極を作動
させて、これらのトランジスタを導通状態にする。デー
タ入力ライン２ＯＡ、２０Ｂ、２０Ｘからデータ出力ラ
イン２４Ａ、２４Ｂ、２４Ｘへのデータの移送は、電界
効果トランジスタ５２Ａ、５２Ｂ、５２Ｘにより可能に
なる。データ入力ライン２６Ａ、２０Ｂ、２０Ｘはそれ
ぞれ電界効果トランジスタ５２Ａ、５２Ｂおよび５２Ｘ
の制御電極に接続される。したがって、二進数１の入力
があるデータ入力ライン２０Ａ、２０Ｂ、２０Ｘのそれ
ぞれの電圧はＨであり、関連する電界効果トランジスタ
５２Ａ、５２Ｂ、５２ｘは導通状態となり、各出力母線
２４Ａ、２４Ｂおよび２４Ｘ上に二進数１が出力される
。他の出力ラインは二進数Ｏのままである。この時点で
、出力ライン２４Ａ、２４Ｂ、２４Ｘのうちの１つの電
圧がＨであることは、二進数Ｏを示し、接地電圧は二進
数１を示す。必要があればこの関係を逆転するため、こ
れらの各ラインにインバータを設ければよい。
させるために接続され、一方ゲート制御の電界効果トラ
ンジスタ５０Ａ、５０Ｂおよび５０Ｘの制御電極を作動
させて、これらのトランジスタを導通状態にする。デー
タ入力ライン２ＯＡ、２０Ｂ、２０Ｘからデータ出力ラ
イン２４Ａ、２４Ｂ、２４Ｘへのデータの移送は、電界
効果トランジスタ５２Ａ、５２Ｂ、５２Ｘにより可能に
なる。データ入力ライン２６Ａ、２０Ｂ、２０Ｘはそれ
ぞれ電界効果トランジスタ５２Ａ、５２Ｂおよび５２Ｘ
の制御電極に接続される。したがって、二進数１の入力
があるデータ入力ライン２０Ａ、２０Ｂ、２０Ｘのそれ
ぞれの電圧はＨであり、関連する電界効果トランジスタ
５２Ａ、５２Ｂ、５２ｘは導通状態となり、各出力母線
２４Ａ、２４Ｂおよび２４Ｘ上に二進数１が出力される
。他の出力ラインは二進数Ｏのままである。この時点で
、出力ライン２４Ａ、２４Ｂ、２４Ｘのうちの１つの電
圧がＨであることは、二進数Ｏを示し、接地電圧は二進
数１を示す。必要があればこの関係を逆転するため、こ
れらの各ラインにインバータを設ければよい。
ドライバ回路４９は１つまたはそれ以上のクロック信号
（Ｉ Ｃ＄１に呼応するもので、従来の非逆転ドライバ
を使用することができる。
（Ｉ Ｃ＄１に呼応するもので、従来の非逆転ドライバ
を使用することができる。
第１図に示す装置は、本発明の原理を容易に理解するこ
とができるように、簡略化した略示で示しである。
とができるように、簡略化した略示で示しである。
本発明を実行するには、第２図に示すようなビット記憶
素子を使用することが好ましい。この回路は電界効果ト
ランジスタを用いたものを示しである。これは差分検出
を行う平衡記憶素子である。
素子を使用することが好ましい。この回路は電界効果ト
ランジスタを用いたものを示しである。これは差分検出
を行う平衡記憶素子である。
したがって、直接機能、逆転機能とも、書込みにも読取
りにも用いられ、二重のデータ・ラインがこれらの機能
に適応する。第２図で、第１図の素子１２Ａに対応する
素子構造１２ＡＡは、同素子１２ＡＡへの入力データ・
ビットの正および負１１− （直接および逆転）の機能を待つ２本のデータ入力ライ
ン２０ＡＰおよび２０ＡＮが接続されている。
りにも用いられ、二重のデータ・ラインがこれらの機能
に適応する。第２図で、第１図の素子１２Ａに対応する
素子構造１２ＡＡは、同素子１２ＡＡへの入力データ・
ビットの正および負１１− （直接および逆転）の機能を待つ２本のデータ入力ライ
ン２０ＡＰおよび２０ＡＮが接続されている。
同様に、出力データ・ビットの正および負（直接および
逆転）の機能を持つ二重出力ライン２４ＡＰおよび２４
ＡＮが設けられている。
逆転）の機能を持つ二重出力ライン２４ＡＰおよび２４
ＡＮが設けられている。
記憶は、一方がオンの場合、他方がオフの状態に保たれ
るように制御電極を制御するよう交さ接続したフリップ
・フロップ電界効果トランジスタ５４および５６により
行われる。素子への書込みは、書込みアドレス・ライン
３４Ａの制御により、１対の電界効果トランジスタ５８
および６０によって行われる。ラインがＨ状態の場合は
、ゲート・トランジスタ５８および６０の制御電極はＨ
となり、データ入力ライン２０ＡＰおよび２０ＡＮのい
ずれかがＬの場合は、関連するトランジスタ５８．６０
が導通状態となり、入力データが記憶されたデータと異
なる場合は、フリップ・プロップ５４．５６の状態が変
る。たと気ば、データ入力ライン２０ＡＰがＬで、トラ
ンジスタ５４が非導１２− 通、トランジスタ５６が導通状態（制御電極がＨのため
）の場合は、トランジスタ５８が導通状態、なり、トラ
アジ８ヶ５６．）制御電極門、、。す。
るように制御電極を制御するよう交さ接続したフリップ
・フロップ電界効果トランジスタ５４および５６により
行われる。素子への書込みは、書込みアドレス・ライン
３４Ａの制御により、１対の電界効果トランジスタ５８
および６０によって行われる。ラインがＨ状態の場合は
、ゲート・トランジスタ５８および６０の制御電極はＨ
となり、データ入力ライン２０ＡＰおよび２０ＡＮのい
ずれかがＬの場合は、関連するトランジスタ５８．６０
が導通状態となり、入力データが記憶されたデータと異
なる場合は、フリップ・プロップ５４．５６の状態が変
る。たと気ば、データ入力ライン２０ＡＰがＬで、トラ
ンジスタ５４が非導１２− 通、トランジスタ５６が導通状態（制御電極がＨのため
）の場合は、トランジスタ５８が導通状態、なり、トラ
アジ８ヶ５６．）制御電極門、、。す。
ため、そのトランジスタはオフとなり、このためトラン
ジスタ５４の制御電極がＨとなってそのトランジスタは
導通状態となる。逆に、データ入力ライン２０ＡＮがＬ
の場合は、動作は逆になる。
ジスタ５４の制御電極がＨとなってそのトランジスタは
導通状態となる。逆に、データ入力ライン２０ＡＮがＬ
の場合は、動作は逆になる。
読取リアドレス・ｉライブ・ライン４２Ａは、トランジ
スタ５４および５６の上部端子電圧をデータ出力ライン
２４ＡＰおよび２４ＡＮへ接続することにより、蝋界−
巣トランジスタロ２および６４の導通状態を制御して、
素子１２ＡＡからの読取り操作を制御する。第１図では
、データ素子に各１本のデータ・ラインしか示されてい
ないが、第１図に示す装置の原理は第２図のような二重
ライン素子にも容易に蓮用することができる。異なる点
はただもう１本のデータ・う謙ンのためゲート５０Ａ、
５０Ｂおよび５０Ｘの回路位置にもう１つのゲートを設
けるだけである。
スタ５４および５６の上部端子電圧をデータ出力ライン
２４ＡＰおよび２４ＡＮへ接続することにより、蝋界−
巣トランジスタロ２および６４の導通状態を制御して、
素子１２ＡＡからの読取り操作を制御する。第１図では
、データ素子に各１本のデータ・ラインしか示されてい
ないが、第１図に示す装置の原理は第２図のような二重
ライン素子にも容易に蓮用することができる。異なる点
はただもう１本のデータ・う謙ンのためゲート５０Ａ、
５０Ｂおよび５０Ｘの回路位置にもう１つのゲートを設
けるだけである。
第３図は、第１図の比較回路４４の回路図である。この
回路は主として５個の異なる排他的ＯＲ回路６６Ａ、６
６Ｂ、６６Ｃ１６６Ｄおよび６６Ｅからなる。これらの
回路のうち１個６６Ａのみを詳細に示す。他は６６Ａと
同一である。
回路は主として５個の異なる排他的ＯＲ回路６６Ａ、６
６Ｂ、６６Ｃ１６６Ｄおよび６６Ｅからなる。これらの
回路のうち１個６６Ａのみを詳細に示す。他は６６Ａと
同一である。
回路は電界効果トランジスタを使用したものについて示
す。第３図の回路全体には、排他的ＯＲ回路６６Ａの左
上部に示すような、トランジスタのソースに接続した制
御電極を有する空乏電界効果トランジスタ６８、および
強化モード電界効果トランジスタ７０を含む電界効果ト
ランジスタ・インバータ回路が多数含まれている。空乏
モード・トランジスタ６８は主として、■の文字で示し
たドレイン７２と、トランジスタ６８のソースとトラン
ジスタ７０のドレインの間のノード７４の間にインピー
ダンスとして作用する。したがって、トランジスタの組
合せは、逆転増幅器として作用する。トランジスタ７０
の入力制御電極がＨのときは、７４のノード接点はＬに
なる。この回路はこれらの逆転増幅器を多数含んでいる
が、他の増幅器については、トランジスタ６８および７
０を−１へ− 含む増幅器と、動作は実質的に同じであるため、詳細説
明は省略する。
す。第３図の回路全体には、排他的ＯＲ回路６６Ａの左
上部に示すような、トランジスタのソースに接続した制
御電極を有する空乏電界効果トランジスタ６８、および
強化モード電界効果トランジスタ７０を含む電界効果ト
ランジスタ・インバータ回路が多数含まれている。空乏
モード・トランジスタ６８は主として、■の文字で示し
たドレイン７２と、トランジスタ６８のソースとトラン
ジスタ７０のドレインの間のノード７４の間にインピー
ダンスとして作用する。したがって、トランジスタの組
合せは、逆転増幅器として作用する。トランジスタ７０
の入力制御電極がＨのときは、７４のノード接点はＬに
なる。この回路はこれらの逆転増幅器を多数含んでいる
が、他の増幅器については、トランジスタ６８および７
０を−１へ− 含む増幅器と、動作は実質的に同じであるため、詳細説
明は省略する。
トランジスタ７０を含む増幅器は、書込みアドレス・ラ
イン２６からの書込みアドレス入力の１つを受ける。同
様の増幅トランジスタ７６は、読取リアドレス・ライン
３６の１つから、読取リアドレス信号を受ける。これら
の書込み、読取リアドレス信号が同じであれば、排他的
ＯＲ回路６６Ａの出力トランジスタ７８にはソース接続
が行われず、関連する出力母線８０はＨのまま保たれ、
図の下部に示す比較出力ライン４８にＨの信号が出力さ
れる。書込み・読取リアドレスの数字の対の１つでも一
致しない場合、またはタイミング信号がない場合は、出
力母線８０はＬとなり、出力接続４６もＬとなって一致
が起らなかったことを示す。
イン２６からの書込みアドレス入力の１つを受ける。同
様の増幅トランジスタ７６は、読取リアドレス・ライン
３６の１つから、読取リアドレス信号を受ける。これら
の書込み、読取リアドレス信号が同じであれば、排他的
ＯＲ回路６６Ａの出力トランジスタ７８にはソース接続
が行われず、関連する出力母線８０はＨのまま保たれ、
図の下部に示す比較出力ライン４８にＨの信号が出力さ
れる。書込み・読取リアドレスの数字の対の１つでも一
致しない場合、またはタイミング信号がない場合は、出
力母線８０はＬとなり、出力接続４６もＬとなって一致
が起らなかったことを示す。
排他的ＯＲ回路６６Ａにおける比較は下記のように行わ
れる。トランジスタ７０および７６の制御ゲートが共に
二進数１（正電圧）を受けると、これらのトランジスタ
は両方共導通状態となり、 １６− ふり 出力ツードア４および７８は共にＬになる。交差それぞ
れの制御電極の電圧がＬのため非導通状態のまま保たれ
る。したがって、こ、、れらの交さ接続したトランジス
タの共通ノード、８５は、空乏トランジスタ８４により
Ｈとなφ。これにより、トランジスタ８６の制御電極の
電圧ｉ±Ｈとなり、トランジＸ−３１７８（７３制御電
極９門圧は１Ｌとなつ工、ト 、ランジスタフ８は非導
通とｉり声母線８０の電圧同様、。１．うアジ８ケ、。
れる。トランジスタ７０および７６の制御ゲートが共に
二進数１（正電圧）を受けると、これらのトランジスタ
は両方共導通状態となり、 １６− ふり 出力ツードア４および７８は共にＬになる。交差それぞ
れの制御電極の電圧がＬのため非導通状態のまま保たれ
る。したがって、こ、、れらの交さ接続したトランジス
タの共通ノード、８５は、空乏トランジスタ８４により
Ｈとなφ。これにより、トランジスタ８６の制御電極の
電圧ｉ±Ｈとなり、トランジＸ−３１７８（７３制御電
極９門圧は１Ｌとなつ工、ト 、ランジスタフ８は非導
通とｉり声母線８０の電圧同様、。１．うアジ８ケ、。
およ二。６へ。いカ；、］を低下させる。
かいずれもＬの場合は、これらメトランジスタはいずれ
も実質的に非導通状態となり、ノード８５をＨに保ち、
トランジスタ８６を一通、トランジ□ スタフ８を非導通にする。、パ □ トランジスタ７０がＨの信′唇を学け、トランジスタ７
６がＬの信号を受け□・た場合ｊは、トランジス ゛り
７０は導通状態となり、１ヒート７４の電圧を低下させ
てトランジスタ８２をオフにする。しかし、トランジス
タ７．６がオフであるため、交差接続し−１７−リＩ たトランジスタ８０の制御電極がＨとなり、このトラン
ジスタがオンになって、ノード８５の電圧を低下させ、
トランジスタ８６をオフにして、トランジスタ７８をオ
ンにし、母線８０の電圧を低・ 下・させ、比較のない
ことを示すＪトランジスタ７６の制御電極がＨになり、
トランジスタ７０の制御電圧がＬになつ午場、合は、交
さ接続したトランジスタ８０でなぐ、”交１さ接続した
トランジスタ８２が導通状態にな８以外は、動作は全く
同じであ′；・。”）’）、Ａ）’ｔｑ−，１，，５に
イ８８１１Ｃ７１：１７−９−パノシスがあると、対応
する１ランジ不タ９０は導通状態となり、関連し、′ｆ
ｆ１−ランジスタ９２は非導通となる。した力やで、共
通母線８′０の電圧は低下しない。導線８’８．に゛々
ロック・パルスがないと１、トランジスタ９ｏ’ｉ：ｔ
、導□通状態となって母線８０の電圧を低下させる：た
め１回路は使用禁止となる。
も実質的に非導通状態となり、ノード８５をＨに保ち、
トランジスタ８６を一通、トランジ□ スタフ８を非導通にする。、パ □ トランジスタ７０がＨの信′唇を学け、トランジスタ７
６がＬの信号を受け□・た場合ｊは、トランジス ゛り
７０は導通状態となり、１ヒート７４の電圧を低下させ
てトランジスタ８２をオフにする。しかし、トランジス
タ７．６がオフであるため、交差接続し−１７−リＩ たトランジスタ８０の制御電極がＨとなり、このトラン
ジスタがオンになって、ノード８５の電圧を低下させ、
トランジスタ８６をオフにして、トランジスタ７８をオ
ンにし、母線８０の電圧を低・ 下・させ、比較のない
ことを示すＪトランジスタ７６の制御電極がＨになり、
トランジスタ７０の制御電圧がＬになつ午場、合は、交
さ接続したトランジスタ８０でなぐ、”交１さ接続した
トランジスタ８２が導通状態にな８以外は、動作は全く
同じであ′；・。”）’）、Ａ）’ｔｑ−，１，，５に
イ８８１１Ｃ７１：１７−９−パノシスがあると、対応
する１ランジ不タ９０は導通状態となり、関連し、′ｆ
ｆ１−ランジスタ９２は非導通となる。した力やで、共
通母線８′０の電圧は低下しない。導線８’８．に゛々
ロック・パルスがないと１、トランジスタ９ｏ’ｉ：ｔ
、導□通状態となって母線８０の電圧を低下させる：た
め１回路は使用禁止となる。
同様にして、ソニ、スートランジスタ９８をオフに保つ
ため、トランジスタ９６を導通状態にするために、接続
９４に読取りパルスがなければならず。
ため、トランジスタ９６を導通状態にするために、接続
９４に読取りパルスがなければならず。
−−１８−
トランジスタ１０４の導通をオフに保つため、トランジ
スタ１０２を導通状態とするために、入力接続１００に
書込みパルスがなければならない。
スタ１０２を導通状態とするために、入力接続１００に
書込みパルスがなければならない。
母線８０は出力回路トランジスタ１０６を制御し、母線
８０がＨの時、ノード接続１０８をＬとし、トランジス
タ１１０および１１２をオフにする。トランジスタ１１
０がオフになると、このトランジスタのドレイン・ノー
ドがＨとなるので、トランジスタ１１４がオンになる。
８０がＨの時、ノード接続１０８をＬとし、トランジス
タ１１０および１１２をオフにする。トランジスタ１１
０がオフになると、このトランジスタのドレイン・ノー
ドがＨとなるので、トランジスタ１１４がオンになる。
したがって、トランジスタ１１４がオン、トランジスタ
１１２がオフになると、出力４６はＨとなる。
１１２がオフになると、出力４６はＨとなる。
本発明は、互いに明確に分離した書込み母線および読取
り母線を有し、または、同時書込み・読取りが実行され
る時、書込みおよび読取り母線が分離するように指示さ
れた別個の母線を有するレジスタ・データ素子の使用を
必要とする。これらの制限の中では、第２図に開示する
設計以外の、各種のレジスタ・データ素子の設計も、本
発明の実行のために使用することができる。
り母線を有し、または、同時書込み・読取りが実行され
る時、書込みおよび読取り母線が分離するように指示さ
れた別個の母線を有するレジスタ・データ素子の使用を
必要とする。これらの制限の中では、第２図に開示する
設計以外の、各種のレジスタ・データ素子の設計も、本
発明の実行のために使用することができる。
［発明の効果コ
本発明により、記憶素子に書込まれたデータをその書込
みと同時に得ることができるので、記憶装置の動作速度
を上げることができる。
みと同時に得ることができるので、記憶装置の動作速度
を上げることができる。
第１図は本発明を実行するための好ましい形態の装置を
説明する回路図、 第２図は第１図の回路の部品として使用されるレジスタ
・ビット記憶素子の回路図、 第３図は第１図の装置に使用される比較回路の回路図で
ある。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 − （外１名）
説明する回路図、 第２図は第１図の回路の部品として使用されるレジスタ
・ビット記憶素子の回路図、 第３図は第１図の装置に使用される比較回路の回路図で
ある。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 − （外１名）
Claims (1)
- 【特許請求の範囲】 データの書込みおよび読取りを同時に行い得る記憶装置
において、 書込み機能及び読取り機能のためのデータ・パスを有す
るデータ母線と、書込み及び読取りのため１冊該記憶装
置における個々のワード位置をアドレスする手段と、書
込みアドレス及び読取リアドレスを比較し、それらアド
レスが同じである時に比較一致信号を発生する手段と、
上記比較一致信号に応答して上記アドレスされたワード
位置の通常の読取り動作を阻止する手段と、上記比較一
致信号に応答して書込みデータ信号を読取りデータ信号
として供給する手段とを含むことを特徴とする記憶装置
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/567,216 US4599708A (en) | 1983-12-30 | 1983-12-30 | Method and structure for machine data storage with simultaneous write and read |
| US567216 | 1983-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60147856A true JPS60147856A (ja) | 1985-08-03 |
Family
ID=24266224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252115A Pending JPS60147856A (ja) | 1983-12-30 | 1984-11-30 | 記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4599708A (ja) |
| EP (1) | EP0149049A3 (ja) |
| JP (1) | JPS60147856A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145444A (ja) * | 1985-12-20 | 1987-06-29 | Fuji Xerox Co Ltd | 画像デ−タ記録装置 |
| JPH06251582A (ja) * | 1993-02-26 | 1994-09-09 | Nec Corp | メモリ制御回路 |
| US9140139B2 (en) | 2011-12-01 | 2015-09-22 | United Technologies Corporation | Structural joint for connecting a first component to a segmented second component |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0206743A3 (en) * | 1985-06-20 | 1990-04-25 | Texas Instruments Incorporated | Zero fall-through time asynchronous fifo buffer with nonambiguous empty/full resolution |
| US5097442A (en) * | 1985-06-20 | 1992-03-17 | Texas Instruments Incorporated | Programmable depth first-in, first-out memory |
| JPS62214597A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | 不揮発性メモリ回路 |
| US4719596A (en) * | 1986-03-19 | 1988-01-12 | International Business Machines Corporation | Register providing simultaneous reading and writing to multiple ports |
| US4805094A (en) * | 1986-08-27 | 1989-02-14 | American Telephone & Telegraph Company | Multi-channel memory access circuit |
| US4802122A (en) * | 1987-04-28 | 1989-01-31 | Advanced Micro Devices, Inc. | Fast flush for a first-in first-out memory |
| JP2615088B2 (ja) * | 1987-11-06 | 1997-05-28 | 株式会社日立製作所 | 半導体記憶装置 |
| US4959836A (en) * | 1987-12-09 | 1990-09-25 | Siemens Transmission Systems, Inc. | Register robustness improvement circuit and method |
| JPH01178193A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | 半導体記憶装置 |
| JPH01294295A (ja) * | 1988-05-20 | 1989-11-28 | Fujitsu Ltd | パーシャル・ランダム・アクセス・メモリ |
| US5022004A (en) * | 1988-10-28 | 1991-06-04 | Apollo Computer, Inc. | Method and apparatus for DRAM memory performance enhancement |
| JP2810068B2 (ja) | 1988-11-11 | 1998-10-15 | 株式会社日立製作所 | プロセッサシステム、コンピュータシステム及び命令処理方法 |
| US5313551A (en) * | 1988-12-28 | 1994-05-17 | North American Philips Corporation | Multiport memory bypass under software control |
| GB2239541B (en) * | 1989-12-29 | 1994-05-18 | Intel Corp | Dual port static memory with one cycle read-modify-write operation |
| US5235543A (en) * | 1989-12-29 | 1993-08-10 | Intel Corporation | Dual port static memory with one cycle read-modify-write |
| US5111431A (en) * | 1990-11-02 | 1992-05-05 | Analog Devices, Inc. | Register forwarding multi-port register file |
| JPH04184788A (ja) * | 1990-11-20 | 1992-07-01 | Fujitsu Ltd | 半導体記憶装置 |
| JP3101336B2 (ja) * | 1991-02-22 | 2000-10-23 | 富士通株式会社 | 半導体集積記憶回路 |
| JPH04367058A (ja) * | 1991-06-14 | 1992-12-18 | Matsushita Electric Ind Co Ltd | 情報装置 |
| US5267199A (en) * | 1991-06-28 | 1993-11-30 | Digital Equipment Corporation | Apparatus for simultaneous write access to a single bit memory |
| US5420997A (en) * | 1992-01-02 | 1995-05-30 | Browning; Gary A. | Memory having concurrent read and writing from different addresses |
| US5394361A (en) * | 1992-10-22 | 1995-02-28 | At&T Corp. | Read/write memory |
| AU5987294A (en) * | 1993-02-17 | 1994-09-14 | 3Com Corporation | System for reading dynamically changing data |
| US5436863A (en) * | 1993-04-26 | 1995-07-25 | Nec Corporation | Semiconductor memory device |
| US5434816A (en) * | 1994-06-23 | 1995-07-18 | The United States Of America As Represented By The Secretary Of The Air Force | Two-transistor dynamic random-access memory cell having a common read/write terminal |
| US5835787A (en) * | 1994-07-07 | 1998-11-10 | Lucent Technologies, Inc. | System for bi-directionally transferring a digital signal sample from a CODEC to a particular memory location and a second sample from memory to CODEC |
| US5668761A (en) * | 1995-09-08 | 1997-09-16 | International Business Machines Corporation | Fast read domino SRAM |
| US5592425A (en) * | 1995-12-20 | 1997-01-07 | Intel Corporation | Method and apparatus for testing a memory where data is passed through the memory for comparison with data read from the memory |
| US5848000A (en) * | 1996-03-29 | 1998-12-08 | Aplus Flash Technology, Inc. | Flash memory address decoder with novel latch structure |
| US6262936B1 (en) | 1998-03-13 | 2001-07-17 | Cypress Semiconductor Corp. | Random access memory having independent read port and write port and process for writing to and reading from the same |
| US6262937B1 (en) | 1998-03-13 | 2001-07-17 | Cypress Semiconductor Corp. | Synchronous random access memory having a read/write address bus and process for writing to and reading from the same |
| US6069839A (en) | 1998-03-20 | 2000-05-30 | Cypress Semiconductor Corp. | Circuit and method for implementing single-cycle read/write operation(s), and random access memory including the circuit and/or practicing the method |
| DE10040389A1 (de) | 2000-08-18 | 2002-03-07 | Infineon Technologies Ag | Hochgeschwindigkeitsprozessor |
| US7417907B1 (en) * | 2004-12-23 | 2008-08-26 | Sun Microsystems, Inc. | Systems and methods for resolving memory address collisions |
| US7752410B1 (en) | 2005-01-14 | 2010-07-06 | Oracle America, Inc. | System and method for accessing data in a multicycle operations cache |
| US20240012748A1 (en) * | 2022-07-08 | 2024-01-11 | Arm Limited | Circuitry for Memory Address Collision Prevention |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613573A (en) * | 1979-07-11 | 1981-02-09 | Toshiba Corp | Memory control system |
| JPS5615678A (en) * | 1979-07-17 | 1981-02-14 | San Ei Chem Ind Ltd | Preparation of food sterilized under pressure and heating |
| JPS5710853A (en) * | 1980-06-23 | 1982-01-20 | Nec Corp | Memory device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4104719A (en) * | 1976-05-20 | 1978-08-01 | The United States Of America As Represented By The Secretary Of The Navy | Multi-access memory module for data processing systems |
| US4193127A (en) * | 1979-01-02 | 1980-03-11 | International Business Machines Corporation | Simultaneous read/write cell |
| US4309755A (en) * | 1979-08-22 | 1982-01-05 | Bell Telephone Laboratories, Incorporated | Computer input/output arrangement for enabling a simultaneous read/write data transfer |
| DE3070394D1 (en) * | 1980-11-26 | 1985-05-02 | Ibm Deutschland | Multiple-address highly integrated semi-conductor memory |
| US4491748A (en) * | 1981-04-16 | 1985-01-01 | International Business Machines Corporation | High performance FET driver circuit |
-
1983
- 1983-12-30 US US06/567,216 patent/US4599708A/en not_active Expired - Lifetime
-
1984
- 1984-11-14 EP EP84113737A patent/EP0149049A3/en not_active Ceased
- 1984-11-30 JP JP59252115A patent/JPS60147856A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613573A (en) * | 1979-07-11 | 1981-02-09 | Toshiba Corp | Memory control system |
| JPS5615678A (en) * | 1979-07-17 | 1981-02-14 | San Ei Chem Ind Ltd | Preparation of food sterilized under pressure and heating |
| JPS5710853A (en) * | 1980-06-23 | 1982-01-20 | Nec Corp | Memory device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145444A (ja) * | 1985-12-20 | 1987-06-29 | Fuji Xerox Co Ltd | 画像デ−タ記録装置 |
| JPH06251582A (ja) * | 1993-02-26 | 1994-09-09 | Nec Corp | メモリ制御回路 |
| US9140139B2 (en) | 2011-12-01 | 2015-09-22 | United Technologies Corporation | Structural joint for connecting a first component to a segmented second component |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0149049A3 (en) | 1987-01-14 |
| EP0149049A2 (en) | 1985-07-24 |
| US4599708A (en) | 1986-07-08 |
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