JPH0210515B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の分野］ 本発明はランダム・アクセス読取り書込みメモ
リ装置に関し、さらに詳細に述べれば、多数の読
取り書込み装置を用いた高密度装置に関するもの
である。

［発明の背景］ 局所記憶装置として高速レジスタを必要とする
ことがある選択されたマイクロプロセツサにおい
て、各レジスタは書込みのため、多数のデータ・
イン・ポートから個別にアドレスでき、読取りの
ため、多数のデータ・アウト・ポートに個別にア
ドレスできることがのぞましい。レジスタ内のデ
ータは、このようにして、どのデータ・イン・ポ
ートでもアドレスでき、どのデータ・アウト・ポ
ートでも読取りができる。このようなマルチポー
ト装置は、３つのビツト・メモリ構成からなり、
独自の読取り書込みアドレス指定により、書込み
時には、同じ情報が各構成に、同じアドレス位置
に書きこまれ、次いで後続の書込みが異なるポー
ト・アドレスに平行に書きこまれ、これにより３
つの構成のそれぞれが、同じ情報を同じアドレス
位置に含み、次に３つの異なる位置、すなわち３
つの異なるアドレスにある３つの構成の同時読取
りにより、３つの異なるアウト・ポートのそれぞ
れに、３つの異なるワードを与える。情報を組み
合わせ、単一の構成から読み取ろうとすると問題
が生じる。このような装置で生じるこのような問
題の１つに、３つの読取りヘツドが、同時に同じ
セルからデータを読み取ろうとしないようにする
制限がないことである。同時読取りのため、ある
セルは相当大きくなければならず、そのためセル
の大きさ、およびアレイの大きさは２倍ないし３
倍となる。したがつて、かかるマルチポート回路
は通常除外されて来た。本発明までに、単一セル
からの重複読取りを防止し、しかもそのセルデー
タを重複読取りにより各ポートに送るための満足
できる方法はなかつた。

［背景技術］ D.Beechamの米国特許第3896417号には、複数
のシフト・レジスタとともに、入力書込みリン
グ・カウンタおよび入力読取りリング・カウンタ
の回転位置を比較する比較器を有し、突き合わせ
信号が発生すると、書込みカウンタが割り込み禁
止になる装置が開示されている。

W.P.Wardの米国特許第4183095号には、メモ
リ・システムの動作モードを制御するために比較
器を使用して、選択したメモリ・エレメントから
の直列読取りおよびメモリ・エレメントへの直列
書込みを用いる高密度メモリ・システムについて
述べている。このように、読取り、書込みモード
はクロツク・コンダクタの信号と機能コンダクタ
の信号を比較することにより選択される。

最後に、M.S.Millholanらの米国特許第
4078261号には、書込みサイクルの間読取り回路
が割り込み禁止になるシステムが述べられている ［発明の要約］ 本発明は、特にシステム中のワード・デコーダ
のアドレス入力を比較する手段を用いたメモリ・
アレイに関するもので、たとえば、比較を行う場
合、ワード・デコーダの選択されたものが、重複
読取りを防止するため割り込み禁止となり、選択
された高位の読取りヘツドは、禁止されないワー
ド・デコーダと同じアドレスを持つ出力ラインす
べてに出力データを切り換える間禁止される。

前記により、本発明の目的が、密度を高めた、
改良されたメモリ・システムを提供することにあ
ることがわかる。

本発明の他の目的は、小型であると同時に、よ
り良好な電源性能を有するメモリ・システムを提
供することにある。

さらに本発明の他の目的は、マルチ・ポート・
レジスタ・アレイにおいて、多重読取りを防ぎ、
しかもその情報にアクセスすることにある。

本発明のこれらの目的は、本発明の特定の実施
例を示した下記の説明および図面により、さらに
明らかになる。

［好ましい実施例の説明］ マルチポート・レジスタ・スタツクは選択され
たマイクロプロセツサに固有のものであり、局所
記憶装置として16個の高速レジスタを必要とする
ものもある。各レジスタのビツト長は、32ビツ
ト・プロセツサについては、少なくとも32ビツト
（パリテイが必要な場合はこれ以上）が必要であ
る。したがつて、レジスタ・スタツクを、それぞ
れが32ビツトの16ワードからなる512ビツトの静
的メモリと考えると便利である。ここで、各読取
り、書込みは32ビツト幅のワードとする。

本明細書で使用する「マルチポート」は、各レ
ジスタが複数のデータイン・ポートから（書込み
のため）アクセスし、または、各レジスタが複数
のデータアウト・ポートへ（読取りのため）アク
セスすることができなければならないという必要
条件をいう。また「ポート」は、与えられたレジ
スタ（またはレジスタ内のビツト）がアドレスで
きる経路の数である。ただし、いかなるレジスタ
内のいかなるデータも、いかなるポートからも得
られ、（またはアクセスでき）なければならない。

マルチポート・レジスタ・スタツクの動作をさ
らに詳しく示すために、下記の、３つのヘツドを
必要とするマルチポート・レジスタ・スタツクの
実行を考える。独立した読取りおよび書込みアド
レス指定を有する３個のシングル・ポート512ビ
ツト・メモリは、書込み時には、同じ情報が同じ
アドレス位置の各メモリに書きこまれる。次に、
後続の書込みは、同じ情報を各メモリの異なるポ
ート・アドレスに、並列に書込み、３個のメモリ
はそれぞれ同じアドレス位置に同じ情報を含む。
最後に、３つの異なるアドレス位置の、３つのメ
モリを同時に読み取ることにより、３つの異なる
ワードが、３つの異なる出力ポートのそれぞれに
与えられる。

この実行は特に第１図および第２図に例示され
ている。第１図は本発明を利用したマルチポー
ト・メモリ・システムのブロツク図を示す。

本システムは記憶素子１１のアレイ１０を有
し、各素子はワード・ラインのセツトおよび差分
ビツト・ラインのセツトに結合している。ワー
ド・ラインの各セツトおよび差分ビツト・ライン
の各セツトは、システム内のポートと数が等し
い。例として、３つのポートを有するシステムに
ついて説明する。この場合、各素子は３本のワー
ド・ラインおよび６本のビツト・ライン、すなわ
ちワード・ラインに直交する３対の差分ビツト・
ラインと結合している。ワード・ラインはそれぞ
れ、入力アドレス・ラインＰ１，Ｐ２およびＰ３
のセツトにそれぞれ駆動されるワード・デコーダ
１２，１３および１４のセツトに結合している。
したがつて、図１は３ポート（３つの読取りおよ
び３つの書込みポート）の単位素子１１（各１ビ
ツト）を示す。素子１１が水平に32回反復すると
（図には２つだけ示す）、レジスタ・スタツクの１
ワードを表わす。垂直に16回反復すると（図には
３つだけ示す）、レジスタ・スタツクの１ビツト
を表わす。

第２図に示すように、トランジスタ３０，３
１，３２および３３は記憶素子すなわちラツチを
構成し、一方トランジスタ３４および３５は、ビ
ツト・ライン４０および４１を読取りおよび書込
み用素子に差動的に結合させている。これは基本
的には公知の古典的な６デバイス素子である。

トランジスタ３６，３７，３８および３９は、
２つの追加的ポート、すなわち２対のビツト・ラ
インを結合するビツト・ラインを構成している。
各素子は３本のワード・ライン４６，４７および
４８のうちの１本により選択され、対応するビツ
ト・ライン対により読取りおよび書込みを行う。
この素子の下に垂直に整列した他の２つのレジス
タ・ワード内の他の２つの素子も、それぞれのワ
ード・ラインにより選択され、それぞれのポート
から対応するビツト・ライン対に読取りおよび書
込みを行う。

これまでは、３つのポートのすべてが同じ素子
から同時にデータを読み取ろうとするのを禁止す
る制限がなかつた。ビツト・ライン結合装置から
のすべての電流を、状態を変えずに低下させるた
めに、トランジスタ３０および３１は大きくなけ
ればならない。すなわち、これらは、多数の読取
り妨害によつてデータが失われないようにしなけ
ればならない。３つの同時読取りが同じ素子で許
されると、トランジスタ３０および３１は、その
素子で１つの読取りが許される場合より３倍大き
いことが必要であるが、寸法を３倍にすること
は、素子の寸法、したがつてアレイの寸法が２倍
になることである。

本発明はこれらの問題のすべてを修正するもの
であり、選択されないラインの読取りを禁止し、
かつ同時に１つの選択された読取りヘツドからの
データを、他の２つの選択された（しかし禁止さ
れた）読取りヘツドの出力ポートに切り換える回
路を追加することからなる。この実行では、追加
回路に0.01mm²加えることにより、アレイ面積は少
なくとも２mm²節減され、高速性能が得られる。

ビツト・ラインは適当な書込みヘツド１８，１
９および２０、ならびに３つの読取りヘツド２
１，２２および２３に結合している。３つの読取
りヘツドのうち２２および２３は、マルチプレク
サ回路も含んでいる。これらのマルチプレクサ回
路を含むヘツド２２および２３は、高位回路と呼
ばれ、ヘツド２３はヘツド２２より高位であり、
ヘツド２２はヘツド２１より高位である。同様
に、比較回路２４，２５および２６は結合した書
込みデコーダは高位回路と呼ばれ、デコーダ１４
はデコーダ１３より高位であり、デコーダ１３は
デコーダ１２より高位である。本発明によれば、
３つの比較回路２４，２５および２６があり、そ
れぞれワード・デコーダへのアドレス入力を比較
するため、ワード・デコーダ入力アドレス・ライ
ンの選択セツト、高位ワード・デコーダ１３およ
び１４のうちの１つ、および高位読取りヘツド２
２および２３のうちの１つに結合しており、比較
時には、選択した高位ワード・デコーダを抑止
し、選択した高位読取りヘツドを使用禁止にす
る。このようにして、素子からの出力データは、
抑止されていないワード・デコーダと同じアドレ
ス出力読取りヘツドのみを通つて伝送される。

第２図は１個の素子１１およびこれに付随する
ワード・デコーダをさらに詳細に示すもので、便
宜上図２ａおよび図２ｂに分けてある。

素子１１はクロス結合したトランジスタ３０お
よび３１を有し、これらのトランジスタのソース
は、アースに、ドレインはそれぞれのトランジス
タ・ロード３２および３３を経て電圧源３４に結
合している。トランジスタ３０および３１のドレ
インはまた、それぞれのビツト・ライン・トラン
ジスタを経て、それぞれのビツト・ラインに結合
している。したがつて、トランジスタ３０のドレ
インは、ビツト・ライン・トランジスタ３４，３
６および３８を経て、それぞれのビツト・ライン
４０，４２および４４に結合し、一方、トランジ
スタ３１のドレインは、ビツト・ライン・トラン
ジスタ３５，３７および３９を経てそれぞれのビ
ツト・ライン４１，４３および４５に結合してい
る。

このようにクロス結合した素子の動作は公知の
もので、ここで説明する必要はない。しかし、こ
れは基本的には差動信号が特定の素子に取り付け
られたビツト・ライン対に現われるようなトラン
ジスタ３０および３１の状態によるものである。
したがつて、たとえばトランジスタ３０がオフ状
態であり、トランジスタ３１がオン状態である場
合は、トランジスタ３０に結合した活性ビツト・
ラインはＨ状態となり、トランジスタ３１に結合
した活性ビツト・ラインはＬ状態となり、活性ビ
ツト・ライン・トランジスタを経て素子に結合す
ることができる３対のビツト・ライン４０と４
１、４２と４３、４４と４５のそれぞれに差動電
圧を生じる。選択したビツト・ライン上の差動電
圧は、適当な読取りヘツド２１，２２および２３
により、書込み後いつでも読み取ることができ
る。したがつて、このシステムはタイム・マルチ
プレクサおよび書込みを用いたものである。すな
わち、読取りおよび書込み動作は順次行われ、同
時には行なわれない。

もちろん、ここに説明する実施例は限られたも
のであるが、本発明はこのように限られたもので
はなく、同時読取り／書き込み動作にも適用でき
ることを理解すべきである。

ビツト・ライン・トランジスタのゲートは３４
と３５、３６と３７、および３８と３９の対とな
つてそれぞれワード・ライン４６，４７および４
８に接続する。したがつて、トランジスタ３４お
よび３５のゲートはワード・ライン４７に、トラ
ンジスタ３８および３９のゲートはワード・ライ
ン４８に接続している。

これらのワード・ラインはまた、選択したワー
ド・デコーダ４９，５０および５１の１つにそれ
ぞれ結合している。もちろん、これらのワード・
ライン・デコーダは、ワード・デコーダ１２，１
３および１４にそれぞれ含まれるワード・デコー
ダの各セツトの１つにすぎない。各ワード・デコ
ーダは、基本的に複数の入力デコード・トランジ
スタからなり、これらのゲートはそれぞれのアド
レス・ラインに結合している。この場合、説明の
便宜上、３つのアドレスが用いられると仮定す
る。したがつて、デコーダ４９は、ゲートがそれ
ぞれアドレス・ライン５５，５６および５３（こ
れらをＰ１と総称する）に結合した３個の入力デ
コード・トランジスタ５２，５３および５４から
なる。入力トランジスタ５２，５３および５４の
ソースはアースに接続し、ドレインはロード５９
を経て電圧源５８に結合しており、スイツチン
グ・トランジスタ６０のゲートにも結合してい
る。このトランジスタのドレインは電圧源６１
に、ソースはワード・ライン４６に結合してい
る。

もちろん、４つ以上のアドレスが必要な場合ま
たはシステム内で使用される場合は、デコーダ内
に、入力アドレス・ラインの数と同数の入力デコ
ード・トランジスタが用いられることを理解すべ
きである。

かかるワード・デコーダは一般に下記のように
作動する。アドレス・ライン５５，５６および５
７のいずれか１つ、またはすべてがその上に正の
信号を有する場合、たとえばアドレス・ライン５
５がＨの場合、デバイス５２はオンになり、デバ
イス６０のゲートは接地される。したがつてデバ
イス６０はオフに、アドレス・ライン４６はオフ
になる。入力アドレスのすべて、すなわちライン
５５，５６および５７は負の場合、デバイス６０
はオンとなり、ワード・ライン４６は今度はデバ
イス６０を経て電圧源６１に結合するためＨとな
る。ワード・ライン４６がＨの場合、ビツト・ラ
イン・デバイス３４および３５はオンとなり、素
子内の情報、すなわちクロス結合したデバイス３
１および３２の状態は、ビツト・ライン・デバイ
ス３４および３５を経て、素子に結合しているビ
ツト・ライン対４０および４１が差動的に受信す
る。

他のデコーダ５０および５１は、実質的にデコ
ーダ４９と同一で、同じ動作を行う。ただし、デ
コーダ５０は、アドレス・デコード・デバイス５
２ａ，５３ａおよび５４ａに並列にもう一つのデ
バイス６２を有し、デコーダ５１は、入力アドレ
ス・デコード・デバイス５２ｂ，５３ｂおよび５
４ｂに並列に、もう２つのデバイス６３および６
４を有する。デコーダ５０中のもう一つのデバイ
ス６２のゲートは、第１の比較回路２４の出力に
結合しており、一方デコーダ５１中の第１のデバ
イス６３のゲートは第２の比較回路２５の出力
に、デコーダ５１中の第２のデバイス６４のゲー
トは第３の比較回路２６の出力にそれぞれ結合し
ている。

便宜上、デコーダ４９への入力アドレス・ライ
ン５５，５６および５７を総称してアドレス・セ
ツトＰ１と呼ぶことにする。また、デコーダ５０
への入力デコード・アドレス・ライン５５ａ，５
６ａおよび５７ａを総称してアドレス・セツトＰ
２と呼び、デコーダ５１への入力アドレス・ライ
ン５５ｂ，５６ｂおよび５７ｂを総称してアドレ
ス・セツトＰ３と呼ぶことにする。

これらのアドレス・ラインは、それぞれのデコ
ーダに結合しているほか、比較回路２４，２５お
よび２６の、それぞれの一つに結合している。し
たがつて、たとえば、比較回路２４は、アドレ
ス・セツトＰ１およびＰ２を有し、一方比較回路
２５はアドレス・セツトＰ１およびＰ３を、比較
回路２６はアドレス・セツトＰ２およびＰ３を有
する。

これらの比較回路でアドレス・セツトが比較さ
れ、違いがあつた場合は適当な正の出力信号が比
較回路から発生する。たとえば、アドレス・セツ
トＰ１およびＰ２の比較により比較回路２４から
正の信号がデコーダ中のもう１つのデバイス（こ
の場合にはデコーダ５０中のデバイス６２）のゲ
ートに与えられる。この正の信号により、デバイ
ス６２はオンになり、ワード・ライン４７が非活
用化される。これによりデコーダ５０が効果的に
使用禁止となり、入力アドレス・セツトＰ２に作
動することが防止される。同様に、アドレス・セ
ツトＰ１とＰ３の間の比較が行なわれた場合は、
デコーダ５１中のデバイス６３はオンとなり、ワ
ード・ライン４８が非活用化される。また、アド
レス・セツトＰ２とＰ３の間の比較が行なわれた
場合は、デコーダ５１中のデバイス６４がオンと
なり、ワード・ライン４８が非活用化される。こ
の場合、比較回路２５，２６のいずれかからの正
の符号は、デコーダ５１を効果的に使用禁止にす
る。

同時に、比較回路の出力は高位の読取りヘツド
２２および２３に伝送され、選択的にこれらの高
位の読取りヘツド２２および２３の１つまたは両
方を非活用化する。たとえば、アドレスＰ１およ
びＰ２だけを比較する場合は、高位の読取りヘツ
ド２２だけが非活用化され、読取りヘツド２１お
よび２３は活性となる。同様に、アドレスＰ２お
よびＰ３だけを比較する場合は、高位の読取りヘ
ツド２３だけが非活用化され、読取りヘツド２１
および２２は両方共活性となる。最後に、これら
のアドレスのすべてを比較する場合は、読取りヘ
ツド２２および２３の両方が非活用化され、１つ
の読取りヘツドすなわちヘツド２１だけが活性と
なる。もちろん、単なるアドレスが単なる素子に
向けられ、これを活性化すること、および、問題
が生じるのは、その素子が２つ以上の同じアドレ
スによりアドレスされている時だけであること
を、明確に理解すべきである。

したがつて、高位の読取りヘツドが同時に素子
からデータを読み取ろうとするのが防止され、素
子１１のデバイス３０および３１は、素子を通る
電流が過剰でないため、大きくする必要はない。

次に、第３図により、比較回路２４の構造と動
作をさらに詳細に説明する。

第３図は、第１図および第２図の比較回路２４
からなる回路を詳細に示すものである。基本的
に、この比較回路２４は、AND機能を得るため
に負の論理を用いる３方NOR（デバイス７６，７
６ａおよび７６ｂ）への比較出力をそれぞれが有
する３つの排他的OR回路６９，７９および８０
からなる。これらの比較は、低パワーの論理、好
ましくはアドレスが記憶される命令アドレス・レ
ジスタで実行される。正味の結果は、素子内の１
つの読取りだけが保証され、素子トランジスタ３
０および３１は、寸法を３分の１にすることがで
きる。ビツト・ラインは短かくなり、ビツト・ラ
インの寄生要領が著しく減少するため、ビツト・
ラインの立上りおよび立下がり時間もこれに応じ
て短縮される。

上記のごとく、比較回路２４は、それぞれがビ
ツトごとのアドレス比較を行う３つの排他的OR
回路６９，７９および８０を必要とする。したが
つて、アドレス・ライン５５および５５ａは、ロ
ード・トランジスタ７２を経て電圧源７３、およ
び、ソースが接地され、ドレインが第２のロー
ド・トランジスタ７４を経て電圧源７３に結合し
ているインバータ・トランジスタ７５のゲートに
結合したソースを経てクロス結合したトランジス
タ７０および７１からなる第１の排他的OR回路
６９にフイードする。トランジスタ７５のドレイ
ンはまた、３方NORの第１のトランジスタ７６
のゲートにも結合している。トランジスタ７６の
ソースは接地され、ドレインは、比較回路２４と
読取りヘツド２２を接続するＰ１およびＰ２抑止
伝送ライン７６に接続され、ワード・デコーダ５
０への抑止ライン６２ａに接続されている。

第３図に示される他のビツトごとの比較回路７
９および８０は、実質的に入力アドレス・ライン
５５および５５ａに関連して説明した回路６９と
同一である。しかしこの場合は、単なるアドレ
ス・ラインが回路に導かれる。したがつて、上記
の第１の回路６９は、この例では３つの異なるア
ドレス・ラインを比較する必要があるため、３回
繰返しを行う。回路７９は、実質的に回路６９と
同一であるが、入力アドレス・ラインがそれぞれ
５６および５６ａである。同様に、回路８０も回
路６９および７９と同一であるが、入力ラインが
それぞれアドレス・ライン５７および５７ａであ
る。このように、アドレスごとの比較がＰ１アド
レス入力およびＰ２アドレス入力の間で行なわれ
る。入力アドレス・ライン５５と５５ａ、５６と
５６ａおよび５７と５７ａのすべての間のいかな
る比較も、ライン７８を正にし、ライン６２ａに
正の信号を発生する。ライン６２ａの正の信号に
よりデバイス６２がオンになり、トランジスタ６
０ａへの入力を低下させるため、ワード・ライン
４７がオフになる。

同様に、入力ライン７８も、第４図で説明する
ように読取りヘツド２２を非活用化する。

比較回路２５は、アドレス・デコーダ４９に導
入されるアドレスＰ１と、アドレス・デコーダ５
１に導入されるアドレスＰ３を比較し、その入力
ライン８１は、読取りヘツド２３だけでなく、ワ
ード・デコーダ５１中のデバイス６３に導くライ
ン６３ａにもフイードする。

比較回路２６は、構造が比較回路２４および２
５と同一であるが、ワード・デコーダ５０に導入
されるアドレスＰ２と、ワード・デコーダ５１に
導入されるアドレスＰ３を比較する。その出力ラ
イン８２は、読取りヘツド２３および、ワード・
デコーダ５１のデバイス６４に導くライン６４ａ
の両方にフイードする。ライン８１または８２の
いずれかの正の信号は、読取りヘツド２３および
ワード・ライン・デコーダ５１を抑止する。

次に第４図を参照して、本発明の利用に適した
読取りヘツド２１，２２および２３、ならびにこ
れらに付帯するマルチプレクサ回路を詳細に説明
する。

読取りヘツド２１は、ゲートがそれぞれ差動ビ
ツト・ライン４０および４１に結合したビツト・
ラインよみとりトランジスタ９０および９１の対
からなる。トランジスタ９０および９１のソース
は接地されている。トランジスタ９０のドレイン
はロード・トランジスタ９２を経て、電圧源９５
に結合し、一方トランジスタ９１のドレインは、
他のロード・トランジスタ９３を経て、電圧源９
５に結合している。トランジスタ９０および９１
のドレインは、いずれも出力増幅器（本例では差
動増幅器９４）に結合している。この増幅器９４
は低インピーダンス源を有し、一般にパワリン
グ・ブロツクと呼ばれる。この差動増幅器９４は
公知のものであり、説明の必要はない。この出力
は、出力読取りライン９６に結合し、ビツト・ラ
イン・デバイス３４および３５がワード・ライン
４６の活性化によりオンになると、活性化され
る。前述のごとく、これらのビツト・ライン・デ
バイスの活性化により、素子デバイス３０および
３１からの差動信号がそれぞれビツト・ライン４
０および４１に発生する。この差動信号により、
読取りトランジスタ９０または９１がオンにな
り、増幅器９４は適当な信号を発生する。このよ
うに、読取りヘツド２１は先行技術により公知の
ものの代表的なものである。

読取りヘツド２１も同様で、ゲートが読取りラ
イン４２および４３に結合したよみとりトランジ
スタ９８および９９のセツトを有する。読取りト
ランジスタ９８および９９のゲートは、それぞれ
ビツト・ライン４２および４３に結合され、ソー
スは接地され、ドレインはそれぞれロード・トラ
ンジスタ９２ａおよび９３ａを経て電圧源９５
に、および差動増幅器９４ａに結合している。さ
らに、読取りヘツド２２は、ゲートがそれぞれ差
動ビツト・ライン４０および４１に結合し、ソー
スがスイツチング・トランジスタ９７を経てアー
スに結合し、ドレインがロード・トランジスタ９
２ａおよび９３ａを経て電圧源９５に、また差動
増幅器９４ａおよび出力読取りライン９６ａに結
合している読取りトランジスタ９０ａおよび９１
ａの第２のセツトからなるマルチプレクサ回路を
構成している。これらのデバイスに加えて、この
マルチプレクサ回路は２つの抑止デバイス１００
および１０１を構成する。抑止デバイス１００お
よび１０１は、ドレインがそれぞれビツト・ライ
ン４２および４３に結合し、ソースは接地されて
いる。ゲートは比較回路２４から来る抑止ライン
７８に結合している。また、この比較回路２４か
ら来る抑止ライン７８には、スイツチング・トラ
ンジスタ９７のゲートが結合されている。スイツ
チング・トランジスタ９７のソースは接地され、
ドレインはトランジスタ９０ａおよび９１ａを経
て、読取りヘツド９４ａに結合している。

アドレス・セツトＰ１およびＰ２が異なる場合
は、ビツト・ラインのセツト４０と４１および４
２と４３の両方に、上述のごとく別の素子からで
はあるが信号が発生する。この場合、読取りヘツ
ドは上述のように差動する。これらの信号はま
た、読み取りトランジスタ９０ａおよび９１ａの
一方、およびトランジスタ９８および９９の一方
をオンにしようとする。しかし、この場合は、読
取りトランジスタ９８および９９の一方だけがオ
ンになり、読取りヘツド２２は別の素子からの情
報を搬送するライン４２および４３のみを読み取
る。読取りトランジスタ９０ａおよび９１ａは、
オンにならないスイツチング・トランジスタ９７
によりアースから絶縁されるため、いずれもオン
になることができない。

このように、読取りヘツド２２が、ビツト・ラ
インの２セツト以上を読み取ることが防止され
る。

両方のワード・ラインの情報を要求するアドレ
スＰ１とＰ２が同一の場合、比較回路２４で比較
が行われ、ライン７８を正にする。ライン７８が
正になると、アドレス・デコーダ５０がオフにな
り、ビツト・ライン・デバイス３６および３７を
オフにするだけでなく、抑止デバイス１００およ
び１０１のゲートが正になり、これらのデバイス
をオンにし、ビツト・ライン４２および４３を接
地する。ビツト・ライン４２および４３が接地さ
れることにより、デバイス９８および９９はオン
にならない。

同時に、ライン７８の正の信号により、スイツ
チング・トランジスタ９７がオンになり、トラン
ジスタ９０ａおよび９１ａのソースが接地され
る。これが生じると、ビツト・ライン４０および
４１のいかなる信号も、読取りトランジスタ９０
ａおよび９１ａの一方をオンにせず、増幅器９４
ａをオンにし、増幅器９４が発生している信号と
同じ信号を発生する。

このように、読取りヘツド９４および９４ａの
両方がオンになり、信号を発生する。ビツト・ラ
イン・デバイス３４および３５の１対だけがオン
になるため、記憶装置３０および３１を通る電流
は最小になる。このように、マルチプレクサは、
ビツト・ライン４０および４１に発生する素子の
データを、使用禁止になつていないワード・デコ
ーダ４９と同じアドレスを持つ出力読取りライン
９６ａに切り換える。

読取りヘツド２３も同様で、それぞれビツト・
ライン４４および４５に結合したよみとりトラン
ジスタ１０２および１０３のセツトを有する。こ
れらのソースは接地され、ドレインはそれぞれロ
ード・トランジスタ９２ｂおよび９３ｂを経て電
圧源９５に、また差動増幅器９４ｂおよび出力ラ
イン９６ａに結合している。

さらに、読取りヘツド２３は２つのマルチプレ
クサ回路を有している。第１のマルチプレクサ回
路は、スイツチング・トランジスタ９７ａ、読取
りトランジスタ９０ｂ，９１ｂ、および抑止トラ
ンジスタ１０８，１０９からなる。トランジスタ
９７ａ，１０８および１０９は、ゲートが比較回
路からの抑止ライン８１に結合している。トラン
ジスタ１０８および１０９はアースおよびそれぞ
れビツト・ライン４４および４５に結合してい
る。スイツチング・トランジスタ９７ａはアース
および読取りトランジスタ９０ｂおよび９１ｂに
結合している。これらのゲートはそれぞれビツ
ト・ライン４０および４１に、ドレインは差動増
幅器９４ｂに結合している。第２のマルチプレク
サ回路は、スイツチング・トランジスタ１０４、
１対の読取りトランジスタ９８ａおよび９９ａ、
および抑止トランジスタ１０６および１０７に結
合している。読取りトランジスタ９８ａおよび９
９ａのゲートはそれぞれビツト・ライン４２およ
び４３に結合している。トランジスタ１０４，１
０６および１０７のゲートは、比較回路２６から
の抑止ライン８２に結合している。トランジスタ
１０６および１０７はアースおよびそれぞれビツ
ト・ライン４４および４５に結合している。トラ
ンジスタ１０４はアースおよび読取りトランジス
タ９８ａおよび９９ａに結合しており、読取りト
ランジスタ９８ａおよび９９ａのゲートはそれぞ
れライン４２および４３に、ドレインは差動増幅
器９４ｂに結合している。

比較回路２５からのライン８１に正の信号が与
えられると、アドレス・セツトＰ１およびＰ２の
比較により、デバイス１０８ａおよび１０９ａは
オンになり、ビツト・ライン４４および４５が接
地され、したがつて抑止される。同時にトランジ
スタ９７ａはオンになり、電流が、ビツト・ライ
ン４０および４１の信号により、トランジスタ９
０ｂまたは９１ｂのいずれかを通り、差動増幅器
９４ｂが活性化される。比較回路２６からのライ
ン８２上の信号も同様の機能を行うが、この場合
は、ライン８２上の情報により抑止トランジスタ
１０６および１０７がオンになり、またビツト・
ライン４４および４５が接地される。同時に、こ
れによりトランジスタ１０４がオンになり、ビツ
ト・ライン４２および４３上の信号を検出するト
ランジスタ９８ａおよび９９ａをオンにする。比
較回路の信号も同時にライン７８上で検出される
と、ライン４２および４３は抑止トランジスタ１
００および１０１により接地されることに注意し
なければならない。このような場合、トランジス
タ９８ａおよび９９ａがオンになつても、ビツ
ト・ライン４２および４３が抑止トランジスタ１
００および１０１により接地されているため、影
響を受けない。

上に述べたように、この読取りヘツドはこのよ
うな２つのマルチプレクサ回路を有している。た
とえば、４ポート・システムを考えると、もちろ
んこのシステムは第４のビツト・ラインの対およ
び第４のデコーダを必要とするだけでなく、すべ
ての入力アドレスを比較するのに十分な、さらに
３つの比較回路と、３つのマルチプレクサ回路を
有する第４の読取りヘツドが必要になる。このよ
うに、高位の読取りヘツドは、上記の読取りヘツ
ドのほかに、もう１つのマルチプレクサ回路を持
たなければならない。

アドレス・セツトＰ１，Ｐ２およびＰ３がすべ
て異なる場合は、３つのビツト・ラインのセツト
４０と４１、４２と４３および４４と４５はすべ
て信号を有する。この場合、読取りヘツド２１，
２２および２３はそれぞれ正常モードで差動して
いる。すなわち、ヘツド２１は、ビツト・ライン
４０および４１上の信号を読取り、ヘツド２２は
ビツト・ライン４２および４３上の情報を読取
り、ヘツド２３はビツト・ライン４４および４５
上の情報を読み取つている。

ヘツド２３では、デバイス１０２および１０３
だけが直接接地され、したがつてオンになるた
め、ビツト・ライン４４および４５の信号のみが
検出される。他の読取りデバイス９８ａ，９９
ａ，９０ｂおよび９１ｂはすべてアースから遊離
され、不活性となる。

このように読取りヘツドはビツト・ライン２セ
ツト以上の読取りが防止される。

次に、アドレスＰ１およびＰ３が同一のとき
は、比較回路２５で比較が行われ、ライン８１が
正になる。ライン８１が正になると、アドレス・
デコーダ５１がオフになり、ワード・ライン４８
およびビツト・ライン・デバイス３８および３９
をオフにするだけでなく、抑止デバイス１０８お
よび１０９のゲートが正になつて、これらのデバ
イスをオンにし、ビツト・ライン４４および４５
を接地する。このようにビツト・ライン４４およ
び４５が接地されるため、ヘツド・デバイス１０
２および１０３はオンになれない。

しかし、同時にデバイス９７ａはオンになり、
読取りデバイス９０ｂおよび９１ｂが活性化し
て、検出されたビツト・ライン信号を増幅器９４
ｂに伝送するよう、アースへのパスを作る。

同様に、アドレスＰ２およびＰ３が比較される
ときは、ビツト・ライン４４および４５は、デバ
イス１０６および１０７を経て接地され、デバイ
ス１０４はオンになり、読取りデバイス９８ａお
よび９９ｂがオンになる。スイツチング・トラン
ジスタ９７ａはオフになり、読取りトランジスタ
９０ｂおよび９１ｂは不活性化される。

３つのアドレス信号セツトがすべて同一の場合
は、抑止ライン８１および８２の両方がオンにな
り、ビツト・ライン４４および４５を、デバイス
１０６，１０７，１０８および１０９を経て接地
し、スイツチング・トランジスタ９７ａおよび１
０４をオンにする。しかし、この場合、読取りヘ
ツド２２への抑止ライン７８も正になり、ビツ
ト・ライン４２および４３を、抑止デバイス１０
０および１０１を経て接地する。このようにビツ
ト・ライン４２および４３が接地されるため、読
取りヘツド２３のトランジスタ１０４がオンにな
つても、デバイス９８ａおよび９９ａのゲートは
信号を受信せず、これらのデバイスはオンになら
ないため影響を与えない。この場合、アドレス・
セツトがすべて同じであり、読取りヘツドはすべ
てビツト・ライン４０および４１のみを読み取つ
ている。

もちろん、上記の技術はどのような大きさのア
レイにも拡大することができるが、多くの出力ポ
ート、読取りヘツド、およびマルチプレクサが必
要になることは明らかである。

また、好ましい実施例のアレイは、差動ビツ
ト・ライン対を持つとして説明されたが、シング
ル・エンドのビツト・ライン構成も容易に用いら
れること、および上記のシングル・エンドのビツ
ト・ライン・アレイを収容する読取りヘツドとマ
ルチプレクサの適用が容易に達成できることも明
らかである。

このように、アレイの大きさを減少し、性能を
改善するためマルチポート・レジスタ・アレイの
重複読取りを防止する技術について説明した。基
本的に、説明した技術は、ワードおよび読取りヘ
ツド部品に動作を抑止し、転送することと同時
に、アドレス比較を加えることにより実行され
る。代表的な回路は、回路に必要な面積を実質的
に減少し、回路の信頼度を改善することがわかつ
た。

本発明は特に、好ましい実施例について説明し
たが、本発明の思想および範囲から離脱すること
なく、上記の好ましい実施例の形態や詳細を変更
することができることは理解できる。

【図面の簡単な説明】

第１図は、本発明を利用したシステムの完全な
アレイをブロツク略図で示したもの、第２Ａ図及
び第２Ｂ図は、第１図のアレイをワード・デコー
ダおよびアレイのセルの１つについて、代表的な
詳細回路により示したもの、第３図は、第１図に
用いる比較回路の好ましい実施例を示したもの、
第４図は第１図に用いる読取り回路の好ましい実
施例を示したものである。

Claims (1)

1. 【特許請求の範囲】 １ それぞれが複数の書込みラインから個別にア
   ドレスを用いて読み書きができ、複数のビツト・
   ラインのセツトにより読取りができるセルを有す
   るメモリ・アレイにおいて、 メモリ・セル・アレイ、 該アレイのセルのそれぞれに結合した低位およ
   びこれよりも高位のワード・デコーダ、 該アレイのセルのそれぞれに、上記の複数のビ
   ツト・ラインを通じて結合した低位およびこれよ
   りも高位のワード・デコーダと同数の高位の読取
   りヘツド、 上記の高位の読取りヘツドのそれぞれに結合し
   た少なくとも１個のマルチプレクサ回路、ならび
   に、 上記の高位のワード・デコーダおよび上記の高
   位の読取りヘツドに結合したアドレス比較手段か
   らなるメモリ・アレイ。