JPS60170096A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS60170096A JPS60170096A JP59024719A JP2471984A JPS60170096A JP S60170096 A JPS60170096 A JP S60170096A JP 59024719 A JP59024719 A JP 59024719A JP 2471984 A JP2471984 A JP 2471984A JP S60170096 A JPS60170096 A JP S60170096A
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- JP
- Japan
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- data
- line
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- memory cell
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体メモリ装置に係ル、特にエアドレス書き
込み２アドレス読み出しに好適な半導体メモリ装置に関
する。
込み２アドレス読み出しに好適な半導体メモリ装置に関
する。
従来のこの種の半導体メモリ装置は、ｌアドレスで情報
を書き込み、その書き込んだ情報を同一のアドレスで読
み出しを行う構成となっている。
を書き込み、その書き込んだ情報を同一のアドレスで読
み出しを行う構成となっている。
このため、この種の半導体メモリ装置によれば、書き込
んだアドレス以外では書き込んだ情報を読み出せないと
いう欠点があった。
んだアドレス以外では書き込んだ情報を読み出せないと
いう欠点があった。
本発明の目的は、書き込みアドレスとは異なったアドレ
スでもｖ）き込んだ１１丁報音読み出すことの可能な半
導体メモリ装置を提供することにある。
スでもｖ）き込んだ１１丁報音読み出すことの可能な半
導体メモリ装置を提供することにある。
本発明は、上記目的を達成するため、半導体メモリ装置
に書き込まれている情報を読み出す際に、書き込みアド
レスとそれ以外の特定のアドレスでも読み出し可能とし
ている。
に書き込まれている情報を読み出す際に、書き込みアド
レスとそれ以外の特定のアドレスでも読み出し可能とし
ている。
以下、本発明の実施例を図面に基づいて説明する。
第１図は、本発明の基礎となったＣＭＯＳスタティック
型ランダムアクセスメモリセルを示す回路図である。
型ランダムアクセスメモリセルを示す回路図である。
第１図において、１はランダムアクセスメモリであムこ
のランダムアクセスメモリ１は、トランジスタ２及び３
と、ＣＭＯＳインバーダ４及び５とを備えており、イン
バータ（の入出力端子をインバーダ５の出入力端子にそ
れぞれ接続し、これら接続点をトランジスタ２及び３を
介してデータ線１２及び１３にそれぞれ接続し、かつト
ランジスタ２及び３のゲートをアドレス線１１に接続し
て構成されている。尚、記憶素子としては、インバータ
４，５が相当し、スイッチング索子としては、トランジ
スタ２，３．７が相当する。
のランダムアクセスメモリ１は、トランジスタ２及び３
と、ＣＭＯＳインバーダ４及び５とを備えており、イン
バータ（の入出力端子をインバーダ５の出入力端子にそ
れぞれ接続し、これら接続点をトランジスタ２及び３を
介してデータ線１２及び１３にそれぞれ接続し、かつト
ランジスタ２及び３のゲートをアドレス線１１に接続し
て構成されている。尚、記憶素子としては、インバータ
４，５が相当し、スイッチング索子としては、トランジ
スタ２，３．７が相当する。
このように構成されたランダムアクセスメモリの動作を
以下に説明する。
以下に説明する。
データ線１２及び１３には「高」 （“Ｈｉ ｇ ｈ”
）又は「低」 （“ＬＯＷ″）電圧のデータが送られて
くる。このときのデータは、データ線１２とデータ線１
３とでは反対のデータ（例えば、データ線１２が“Ｈｔ
ｇｈ”のときは、データ線１３はＬＯＷ”）になってい
る。
）又は「低」 （“ＬＯＷ″）電圧のデータが送られて
くる。このときのデータは、データ線１２とデータ線１
３とでは反対のデータ（例えば、データ線１２が“Ｈｔ
ｇｈ”のときは、データ線１３はＬＯＷ”）になってい
る。
書き込み時には、データ線１２及び１３にデータが送ら
れ、かつアドレス線１１が選択されるとトランジスタ２
及び３が導通し、データ線１２及び１３の情報がメモリ
セル内に転送されることになシ、データ様１２と１３の
情報がメモリセル内に書き込まれることになる。書き込
まれた情報は、別の情報が書き込まれるまで保持される
。
れ、かつアドレス線１１が選択されるとトランジスタ２
及び３が導通し、データ線１２及び１３の情報がメモリ
セル内に転送されることになシ、データ様１２と１３の
情報がメモリセル内に書き込まれることになる。書き込
まれた情報は、別の情報が書き込まれるまで保持される
。
読み出し時には、データ線１２と１３は何のデータも送
られていない状態になっている。そして、アドレス線１
１が選択されることによって、トランジスタ２と３が導
通し、メモリセル内の情報がデータ線１２と１３に出力
される。尚、読み出しによってメモリセル内の情報は壊
されることはなく、情報は記憶され続ける。
られていない状態になっている。そして、アドレス線１
１が選択されることによって、トランジスタ２と３が導
通し、メモリセル内の情報がデータ線１２と１３に出力
される。尚、読み出しによってメモリセル内の情報は壊
されることはなく、情報は記憶され続ける。
このように作用する本発明の基礎となったランダムアク
セスメモリによれば、アドレス線１１とは別のアドレス
線によって図示のメモリセルの情報を読み出すことがで
きなかった。
セスメモリによれば、アドレス線１１とは別のアドレス
線によって図示のメモリセルの情報を読み出すことがで
きなかった。
第２図は、上記基礎技術の欠点を解消した本発明に係る
ＣＭＯＳスタティック型ランダムアクセスメモリセルを
示す回路図である。第２図に示す実施例は２本（一対）
のデータ線１２及び１３と、スイッチング素子としての
２つのトランジスタ２及び３と、２つの記憶素子として
のインバータ４及び５と、第１のアドレスａ１１とを備
えて回路構成されている点では上記基礎技術のランダム
アクセスメモリセルと同一の回路構成であるものの、第
２のアドレス線１４と、第３の読み出し専用のデータ線
１５と、セル内の情報をデータ線１５に転送するための
第３のスイッチング素子としてのトランジスタ７が付加
されている点で上記基礎技術と異なるものである。
ＣＭＯＳスタティック型ランダムアクセスメモリセルを
示す回路図である。第２図に示す実施例は２本（一対）
のデータ線１２及び１３と、スイッチング素子としての
２つのトランジスタ２及び３と、２つの記憶素子として
のインバータ４及び５と、第１のアドレスａ１１とを備
えて回路構成されている点では上記基礎技術のランダム
アクセスメモリセルと同一の回路構成であるものの、第
２のアドレス線１４と、第３の読み出し専用のデータ線
１５と、セル内の情報をデータ線１５に転送するための
第３のスイッチング素子としてのトランジスタ７が付加
されている点で上記基礎技術と異なるものである。
このように構成された本実施例の作用を説明する。
まず、この実施例におけるメモリセルへノ書キ込みは、
第１図に示すランダムアクセスメモリ（以下、ＲＡＭと
称す）セルと同様に、データ様１２と１３にデータが送
られ、しかもアドレス線１１が選択されることによシ２
つのトランジスタ２と３が導通してメモリセル内に情報
が転送される。このとき、アドレス線１４は選択されて
いないので、トランジスタ７は導通することはない。
第１図に示すランダムアクセスメモリ（以下、ＲＡＭと
称す）セルと同様に、データ様１２と１３にデータが送
られ、しかもアドレス線１１が選択されることによシ２
つのトランジスタ２と３が導通してメモリセル内に情報
が転送される。このとき、アドレス線１４は選択されて
いないので、トランジスタ７は導通することはない。
書き込まれた情報は別のデータが書き込まれるまで記憶
されている。
されている。
読み出し時は、書き込みアドレスと同一のアドレス１１
を選択することによシ、メモリセル内の情報をトランジ
スタ２と３を介して、データ線１２と１３に読み出すこ
とができる。
を選択することによシ、メモリセル内の情報をトランジ
スタ２と３を介して、データ線１２と１３に読み出すこ
とができる。
また、吉：き込みアドレス１１以外の読み出し用アドレ
ス１４を選択することにょシ、トランジスタ７ｆ：介し
て読み出し専用データ線１５にメモリセル内の情報を読
み出すことも可能である。尚、アドレス線１１．１４を
同時にアクセスしないときは、データ線１５を設ける必
要はない。
ス１４を選択することにょシ、トランジスタ７ｆ：介し
て読み出し専用データ線１５にメモリセル内の情報を読
み出すことも可能である。尚、アドレス線１１．１４を
同時にアクセスしないときは、データ線１５を設ける必
要はない。
第３図は、本発明に係るｚｂｔｔのＲＡＭセルを示す回
路図である。第２図のＲＡＭセル（１ｂｉ、ｔ）を２つ
用いて２ｂｉｔ のＲＡＭセル構成にしているが、アド
レス線１１と１４をそれぞれ書き込みアドレスと同時に
、読み出し専用アドレスとしても使用している。
路図である。第２図のＲＡＭセル（１ｂｉ、ｔ）を２つ
用いて２ｂｉｔ のＲＡＭセル構成にしているが、アド
レス線１１と１４をそれぞれ書き込みアドレスと同時に
、読み出し専用アドレスとしても使用している。
書き込み時には、アドレス４９１１１を選択することに
より、データ線１２と１３の情報がトランジスタ２と３
を介してメモリセル６内に書き込まれる。
より、データ線１２と１３の情報がトランジスタ２と３
を介してメモリセル６内に書き込まれる。
同様に、アドレス線１４を選択することによって、メモ
リセル８内に情報を書き込むことができる。
リセル８内に情報を書き込むことができる。
このとき、データ線１２と１３の情報を任意に変えて、
所望の情報をメモリセル６あるいは８に書き込むことが
可能である。
所望の情報をメモリセル６あるいは８に書き込むことが
可能である。
読み出し時には、アドレス線１１を選択することによっ
て、メモリセル６内の情報をトランジスタ２と３を介し
て、データ線１２と１３に読み出すと同時に、メモリセ
ル８内の情報をトランジスタ７を介してデータ線１５に
読み出すことが可能である。
て、メモリセル６内の情報をトランジスタ２と３を介し
て、データ線１２と１３に読み出すと同時に、メモリセ
ル８内の情報をトランジスタ７を介してデータ線１５に
読み出すことが可能である。
同様に、読み出し時にアドレス線１４を選択すると、メ
モリセル８内の情報をトランジスタ２と３を介して、デ
ータ線１２と１３に読み出すと同時ニ、メモリセル６内
の情報をトランジスタ７を介して、読み出し専用データ
線１５に出力する。
モリセル８内の情報をトランジスタ２と３を介して、デ
ータ線１２と１３に読み出すと同時ニ、メモリセル６内
の情報をトランジスタ７を介して、読み出し専用データ
線１５に出力する。
この第２実施例によれば、２１）ｉｔのＲＡＭセルを第
３図の回路構成にすることにょ勺、２本のアドレス線１
１と１４を、２つのＲＡＭセル６と８のアドレスとして
、共用することができるので、アドレス線の本数が半数
で済み、ＲＡＭセルの面積削減につなか！１１、ＬＳＩ
の集積度向上に寄与している。
３図の回路構成にすることにょ勺、２本のアドレス線１
１と１４を、２つのＲＡＭセル６と８のアドレスとして
、共用することができるので、アドレス線の本数が半数
で済み、ＲＡＭセルの面積削減につなか！１１、ＬＳＩ
の集積度向上に寄与している。
第４図は、本発明の第２実施例の如きｚｂｉｔ几ＡＭセ
ル９を６４ケ用いた１ ６ｗｏｒｄＸ８ ｂｉｔ（合計
ｘｚｓｂｔｔ）の几ｋ Ｍ ４”１”ｊ成の実施例を示
す図である。＠３図に示す２２ｂ１ｔｉＬＡセル９を図
示Ｘ方向に８ケ、図示Ｘ方向に８ケ並設し、アドレス線
１１と１４はＸ方向の８ケに対して共通に用いている。
ル９を６４ケ用いた１ ６ｗｏｒｄＸ８ ｂｉｔ（合計
ｘｚｓｂｔｔ）の几ｋ Ｍ ４”１”ｊ成の実施例を示
す図である。＠３図に示す２２ｂ１ｔｉＬＡセル９を図
示Ｘ方向に８ケ、図示Ｘ方向に８ケ並設し、アドレス線
１１と１４はＸ方向の８ケに対して共通に用いている。
また、データ線１２と１３及び読み出し専用データ線１
５ｒよ、Ｘ方向の８ケのｚｂｔｔ几ＡＭセル９に共通し
ている。したがって、各々のｚｂｉｔ几ＡＭセル９に対
するデータ線１２と１３へ１゛き込み用データを送シ、
任意のアドレス線を選択することによって、Ｘ方向の８
ケのＲＡＭセル９に、５ｂｉｔ並列書き込みが可能であ
る。
５ｒよ、Ｘ方向の８ケのｚｂｔｔ几ＡＭセル９に共通し
ている。したがって、各々のｚｂｉｔ几ＡＭセル９に対
するデータ線１２と１３へ１゛き込み用データを送シ、
任意のアドレス線を選択することによって、Ｘ方向の８
ケのＲＡＭセル９に、５ｂｉｔ並列書き込みが可能であ
る。
読み出し時は、任意のアドレス線を選択することにより
、選択されたアドレス線に対するＸ方向８ｂｉｔの情報
をデータ線１２と、１３に出力すると共に、ｚｂｉｔｎ
、ＡＭセル９のもう一方のｂｉｔの情報を読み出し専用
データ５１５（８本）に出力する。つま’）、１６ｂｉ
ｌ並列読み出しが可能でおる。
、選択されたアドレス線に対するＸ方向８ｂｉｔの情報
をデータ線１２と、１３に出力すると共に、ｚｂｉｔｎ
、ＡＭセル９のもう一方のｂｉｔの情報を読み出し専用
データ５１５（８本）に出力する。つま’）、１６ｂｉ
ｌ並列読み出しが可能でおる。
第５図は、本発明の２２ｂ１ｔＲＡセル９を６４ケ使用
した具体的なＲＡＭブロックの回路構成例である。デコ
ーダｌＯによって、１６本（「０」〜ｒＦＪ ）のアド
レス線がＲＡＭへ送られている。第５図の実施例では、
デコーダ１０から２ｂｉｔｌ（、にＭセル９へ、アドレ
ス「０」とｒ８Ｊ 、Ｉｌｌと「９」。
した具体的なＲＡＭブロックの回路構成例である。デコ
ーダｌＯによって、１６本（「０」〜ｒＦＪ ）のアド
レス線がＲＡＭへ送られている。第５図の実施例では、
デコーダ１０から２ｂｉｔｌ（、にＭセル９へ、アドレ
ス「０」とｒ８Ｊ 、Ｉｌｌと「９」。
・・・・・・、「７」とｒＦＪの組み合わせで転送され
ている。
ている。
誉き込み時には、ｃｉｎＯ〜７から書き込みデータが転
送され、かつ、ライトイネーブル信号が送られて、書き
込みデータ（ｃｉｎＯ〜７）が、各２ｂ ｉ ｔＲＩＡ
ＭＲＡＭセル６線１２と１３に転送される。この状態に
おいて、デコーダ１０からのアドレス線の任意の一本の
アドレス１：選択することによｌ）、ｃｉｎからのデー
タ８ｂｉｔを選択したアドレスへ書き込むことができる
。同様にして、書き込みデータＣｉ ｎら工、ＭＩＤ）
アドレスへ所望のデータを書き込むことが可能である。
送され、かつ、ライトイネーブル信号が送られて、書き
込みデータ（ｃｉｎＯ〜７）が、各２ｂ ｉ ｔＲＩＡ
ＭＲＡＭセル６線１２と１３に転送される。この状態に
おいて、デコーダ１０からのアドレス線の任意の一本の
アドレス１：選択することによｌ）、ｃｉｎからのデー
タ８ｂｉｔを選択したアドレスへ書き込むことができる
。同様にして、書き込みデータＣｉ ｎら工、ＭＩＤ）
アドレスへ所望のデータを書き込むことが可能である。
一方、読み出し時には、Ｃｉロ からの書き込みデータ
は、ライトネーブル信号１６がオフ状態であり、２２ｂ
１ｔＲＡセル９のデータ１２と１３にはデータは転送さ
れない。この状態において、デコーダ１０からの任意の
一本のアドレスを選択することによシ、そのアドレスの
５ｂｉｔの情報がＢｏｕｔＱ〜７に出力され、（（選択
したアドレス）＋８ ） ｍｏｄ１６ （ココで、ｍ□
ｄ１６は１６進を意味する）のアドレスの８１）ｉｔの
情報がＡＯｕｔＯ〜７に出力される。この読み出しアド
レスと、出力データ（ＡｏｕｔとＢｏｕｔ）の関係は下
表に示すようになる。
は、ライトネーブル信号１６がオフ状態であり、２２ｂ
１ｔＲＡセル９のデータ１２と１３にはデータは転送さ
れない。この状態において、デコーダ１０からの任意の
一本のアドレスを選択することによシ、そのアドレスの
５ｂｉｔの情報がＢｏｕｔＱ〜７に出力され、（（選択
したアドレス）＋８ ） ｍｏｄ１６ （ココで、ｍ□
ｄ１６は１６進を意味する）のアドレスの８１）ｉｔの
情報がＡＯｕｔＯ〜７に出力される。この読み出しアド
レスと、出力データ（ＡｏｕｔとＢｏｕｔ）の関係は下
表に示すようになる。
表
〔発明の効果〕
以上述べたように本発明によれば、半導体メモリ装置へ
書き込みを行ったアドレスと、それ以外のアドレスでも
、書き込んだ情報を読み出すことが可能な半導対メモリ
装置を提供できるという効果がある。
書き込みを行ったアドレスと、それ以外のアドレスでも
、書き込んだ情報を読み出すことが可能な半導対メモリ
装置を提供できるという効果がある。
第１図は本発明の基礎となったＣＭＯＳスタティック型
ランダムアクセスメモリ（几ＡＭ）セルの回路図、第２
図は本発明によるＣＭＯＳスタテ゛イック型ＲＡＭセル
の回路図、第３図は第２図の几個セルを２ケ用いた２２
ｂ１ｔＲＡセルの回路図、第４の具体的構成を示す回路
図である。 ２．３．７・・・ＭＯＳトランジスタ、４，５・・・Ｃ
ＭＯＳインバーダ、６，８・・・ＲＡＭセル、９・・・
２２ｂ１ｔＲＡセル、１０・・・デコーダ、１１．１４
・・・アドレス信号線、１２．１３・・・データ線、１
５・・・読み出し専用データ線。 代理人 弁理士 鵜沼辰之 弔１０ 、ｃ’＞ｌ ７ 戸 μ 処”１３ 第１頁の続き ＠発明者坂東 忠秋 ＠発明者高槻 蘭也 日立市幸町３丁目１番１号 株式会社日立製作所日立研
究社内
ランダムアクセスメモリ（几ＡＭ）セルの回路図、第２
図は本発明によるＣＭＯＳスタテ゛イック型ＲＡＭセル
の回路図、第３図は第２図の几個セルを２ケ用いた２２
ｂ１ｔＲＡセルの回路図、第４の具体的構成を示す回路
図である。 ２．３．７・・・ＭＯＳトランジスタ、４，５・・・Ｃ
ＭＯＳインバーダ、６，８・・・ＲＡＭセル、９・・・
２２ｂ１ｔＲＡセル、１０・・・デコーダ、１１．１４
・・・アドレス信号線、１２．１３・・・データ線、１
５・・・読み出し専用データ線。 代理人 弁理士 鵜沼辰之 弔１０ 、ｃ’＞ｌ ７ 戸 μ 処”１３ 第１頁の続き ＠発明者坂東 忠秋 ＠発明者高槻 蘭也 日立市幸町３丁目１番１号 株式会社日立製作所日立研
究社内
Claims (1)
- 【特許請求の範囲】 １、記憶素子に一対のデータ線を第１及び第２のスイッ
チング素子をもってそれぞれ接続し、前記第１及び第２
のスイッチング素子に、これら素子を駆動制御する第１
のアトＬ／／Ｃ線を接続し、前記記憶素子に第３のデー
タ線を第３のスイッチング素子をもって接続し、該第３
のスイッチング素子にこれを駆動制御する第２のアドレ
ス線を接続してなることを特徴とする半導体メモリ装置
。 ２ 第１の記憶素子に一対のデータ線を第１及び第２の
スイッチング素子をもってそれぞれ接続し、前記第１及
び第２のスイッチング素子に、これら素子を出動制御す
る第１のアドレス線を接続し、前記記憶素子に第２のデ
ータ線を第３のスイッチング素子をもって接続し、該第
３のスイッチング素子にこれを駆動制御する第２のアド
レス線を接続してなる第１の半導体メモリセルと、第２
の記憶素子に前記一対のデータ線を第３及び第４のスイ
ッチング素子をもってそれぞれ接続し、前記第３及び第
４のスイッチング素子に、これら素子を駆動制御する前
記第２のアドレス線を接続し、前記記憶素子に前記第３
のデータ線を第５のスイッチング素子をもって接続し、
該第５のスイッチング素子にこれを駆動制御する第１の
アドレス線を接続してなる半導体メモリセルとを備えて
なることを％ｉとする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024719A JPS60170096A (ja) | 1984-02-13 | 1984-02-13 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024719A JPS60170096A (ja) | 1984-02-13 | 1984-02-13 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170096A true JPS60170096A (ja) | 1985-09-03 |
| JPH0335752B2 JPH0335752B2 (ja) | 1991-05-29 |
Family
ID=12145966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59024719A Granted JPS60170096A (ja) | 1984-02-13 | 1984-02-13 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170096A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6412300U (ja) * | 1987-07-06 | 1989-01-23 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760586A (en) * | 1980-09-26 | 1982-04-12 | Matsushita Electric Ind Co Ltd | Random access memory |
| JPS5771574A (en) * | 1980-10-21 | 1982-05-04 | Nec Corp | Siemconductor memory circuit |
| JPS57118482A (en) * | 1981-01-14 | 1982-07-23 | Matsushita Electric Ind Co Ltd | Demodulator of television audio signal |
-
1984
- 1984-02-13 JP JP59024719A patent/JPS60170096A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760586A (en) * | 1980-09-26 | 1982-04-12 | Matsushita Electric Ind Co Ltd | Random access memory |
| JPS5771574A (en) * | 1980-10-21 | 1982-05-04 | Nec Corp | Siemconductor memory circuit |
| JPS57118482A (en) * | 1981-01-14 | 1982-07-23 | Matsushita Electric Ind Co Ltd | Demodulator of television audio signal |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6412300U (ja) * | 1987-07-06 | 1989-01-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0335752B2 (ja) | 1991-05-29 |
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