JPH02168362A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPH02168362A JPH02168362A JP63324191A JP32419188A JPH02168362A JP H02168362 A JPH02168362 A JP H02168362A JP 63324191 A JP63324191 A JP 63324191A JP 32419188 A JP32419188 A JP 32419188A JP H02168362 A JPH02168362 A JP H02168362A
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- JP
- Japan
- Prior art keywords
- data
- ram
- peripheral
- storage circuit
- size
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000002093 peripheral effect Effects 0.000 claims abstract description 21
- 239000000872 buffer Substances 0.000 abstract description 23
- 238000010586 diagram Methods 0.000 description 5
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- 101150046378 RAM1 gene Proteins 0.000 description 2
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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Landscapes
- Microcomputers (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶回路ｌこ係り、特にバス方式のマイ
クロコンビ為−夕の周辺記憶回路に関する。
クロコンビ為−夕の周辺記憶回路に関する。
従来この種の半導体記憶回路は、それぞれの周辺ラッチ
２がバス６１こ信号をのせるためのバッファトランジス
タを周辺バッファの出力バッファ１２内に有している。
２がバス６１こ信号をのせるためのバッファトランジス
タを周辺バッファの出力バッファ１２内に有している。
ここで、ＲＡＭ（ランダム・アクセス・メモリ）ｌと内
部バス６との間に、バスドライバ３と入力バッフ７４と
が介在し、周辺ラッチ２と内部バス６との間にも、入力
バッフ７５と出力バッファ１２とが介在し、さらにデー
タの読み出し信号７とアドレス信号との２人力のＡＮＤ
回路出力を入カパッ７ア５Ｉこ印加し、アドレス信号８
と書き込み信号９との２人力のＡＮＤ回路の出力を出力
バッファ１２に印加している。
部バス６との間に、バスドライバ３と入力バッフ７４と
が介在し、周辺ラッチ２と内部バス６との間にも、入力
バッフ７５と出力バッファ１２とが介在し、さらにデー
タの読み出し信号７とアドレス信号との２人力のＡＮＤ
回路出力を入カパッ７ア５Ｉこ印加し、アドレス信号８
と書き込み信号９との２人力のＡＮＤ回路の出力を出力
バッファ１２に印加している。
前述した従来の半導体記憶回路では、各ラッチ２ごとに
出力用のバッフ７トランジスタを出力バッファ１２内に
有している。仁の出力バッファ１２のトランジスタは、
通常の論理ゲートより大きいため、半導体チップ面積を
大きくするという欠点がある。
出力用のバッフ７トランジスタを出力バッファ１２内に
有している。仁の出力バッファ１２のトランジスタは、
通常の論理ゲートより大きいため、半導体チップ面積を
大きくするという欠点がある。
また、周辺記憶回路の数が増えるに従い、バス６Ｉこ対
する容量負荷が大き（なる次め、他のバスドライバ３を
含めて、そのサイズを大きくするという欠点がある。
する容量負荷が大き（なる次め、他のバスドライバ３を
含めて、そのサイズを大きくするという欠点がある。
本発明の目的は、前記欠点を解決し、バスドライバを省
略でき、半導体チップ面積を小さくできるようにし九半
導体記憶回路を提供することにある。
略でき、半導体チップ面積を小さくできるようにし九半
導体記憶回路を提供することにある。
本発明の半導体記憶回路の構成は、パス方式のマイクロ
コンピュータの周辺記憶回路と、この周辺記憶回路と等
しい内容のデータを共通に保持するランダム・アクセス
・メモリとを備えたことを特徴とする。
コンピュータの周辺記憶回路と、この周辺記憶回路と等
しい内容のデータを共通に保持するランダム・アクセス
・メモリとを備えたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体記憶回路のブロック
図である。第１図において、本実施例の半導体記憶回路
は、ＲＡＭ１と、周辺ラッチ２と、内部バス６（！：Ｒ
ＡＭ１との間のデータの出入を行うためのバスドライバ
３、入力バッファ４と、内部パス６と周辺ラッチ２との
間のデータの出入を行うための入力バッファ５と、読み
出し信号７、アドレス信号８０２人力の第１のＡＮＤ回
路と、アドレス信号８、書き込み信号９の２人力の第２
のＡＮＤ回路とを含み、構成される。ここで、第１のＡ
ＮＤ回路の出力はパスドライバ３に、第２のＡＮＤ回路
の出力は入力バッファ４．５にそれぞれ印加される。
図である。第１図において、本実施例の半導体記憶回路
は、ＲＡＭ１と、周辺ラッチ２と、内部バス６（！：Ｒ
ＡＭ１との間のデータの出入を行うためのバスドライバ
３、入力バッファ４と、内部パス６と周辺ラッチ２との
間のデータの出入を行うための入力バッファ５と、読み
出し信号７、アドレス信号８０２人力の第１のＡＮＤ回
路と、アドレス信号８、書き込み信号９の２人力の第２
のＡＮＤ回路とを含み、構成される。ここで、第１のＡ
ＮＤ回路の出力はパスドライバ３に、第２のＡＮＤ回路
の出力は入力バッファ４．５にそれぞれ印加される。
即ち、本実施例の半導体記憶回路は、パス６への信号出
力のためのバスドライバを持たない。
力のためのバスドライバを持たない。
今、周辺ラッチ２にデータを誉くとき、同じアドレスを
持つＲＡＭ１にデータを同時に書き込み、データを読み
出す時は、このＲＡＭ１からのデータを読み出す。
持つＲＡＭ１にデータを同時に書き込み、データを読み
出す時は、このＲＡＭ１からのデータを読み出す。
本回路を従来の回路（第３図）を比較すると、ＲＡＭＩ
のセル部とアドレスデコード部とが増加し、出力バッフ
ァ１２及び書き込み信号のデコード部が減少している。
のセル部とアドレスデコード部とが増加し、出力バッフ
ァ１２及び書き込み信号のデコード部が減少している。
このとき、トランジスタの数としては、デコード部分の
数個が増加するが、出力バッファトランジスタのサイズ
がそれより十分大きく、またパスラインに対する容量負
荷も本実施例の回路のほうが、小さくなるため、ＲＡＭ
Ｉからの出力バッファ３のサイズも従来の回数とくらべ
て小さくなる。
数個が増加するが、出力バッファトランジスタのサイズ
がそれより十分大きく、またパスラインに対する容量負
荷も本実施例の回路のほうが、小さくなるため、ＲＡＭ
Ｉからの出力バッファ３のサイズも従来の回数とくらべ
て小さくなる。
従って、本実施例の回路は、従来の回路よりチップサイ
ズを縮少できる。
ズを縮少できる。
第２図は本発明の他の冥施例の半導体記憶回路のブロッ
ク図である。第２図において、本実施例の回路は、第１
図の周辺部のラッチ２にＲＡＭ１と同じデータを書き込
むかどうか゛を選択するセレクタ１０が新らたに付加さ
れており、これによりＲＡＭ領域を通常ＲＡＭと周辺ラ
ッチのデータの保持を使い分けができ、ＲＡＭ領域が有
効ｌこ活用できる。
ク図である。第２図において、本実施例の回路は、第１
図の周辺部のラッチ２にＲＡＭ１と同じデータを書き込
むかどうか゛を選択するセレクタ１０が新らたに付加さ
れており、これによりＲＡＭ領域を通常ＲＡＭと周辺ラ
ッチのデータの保持を使い分けができ、ＲＡＭ領域が有
効ｌこ活用できる。
以上説明したように、本発明は、周辺部の記憶回路から
パスドライブ用の出力バッファを取り除くことにより、
チップサイズが縮小する効果がある。
パスドライブ用の出力バッファを取り除くことにより、
チップサイズが縮小する効果がある。
体記憶回路のブロック図、第３図は従来の半導体記憶回
路のブロック図である。
路のブロック図である。
ｌ・・・・・・ＲＡＭ、２・・・・・・周辺ラッチ、３
・・・・・・ＲＡＭのバスドライバ、４・・・・・・Ｒ
ＡＭへの入力バッファ、５・・・・・・周辺ラッチの入
力バッファ、６・・・・・・内部バス、７・・・・・・
データの読み出し信号、８・・・・・・アドレスへ号、
９・・・・・・書き込み信号、ｌＯ・・・・・・周辺ラ
ッチへの書き込み用セレクタ、１１・・・・・・周辺ラ
ッチへの書き込み信号、１２・・・・・・周辺バッファ
の出力バッファ。
・・・・・・ＲＡＭのバスドライバ、４・・・・・・Ｒ
ＡＭへの入力バッファ、５・・・・・・周辺ラッチの入
力バッファ、６・・・・・・内部バス、７・・・・・・
データの読み出し信号、８・・・・・・アドレスへ号、
９・・・・・・書き込み信号、ｌＯ・・・・・・周辺ラ
ッチへの書き込み用セレクタ、１１・・・・・・周辺ラ
ッチへの書き込み信号、１２・・・・・・周辺バッファ
の出力バッファ。
代理人 弁理士 内 原 晋
４、図面１単な説明
第１図は本発明の一実施例の半導体記憶回路のブロック
図、第２図は本発明の他の実施例の半導躬１ 図
図、第２図は本発明の他の実施例の半導躬１ 図
Claims (1)
- バス方式のマイクロコンピュータの周辺記憶回路と、こ
の周辺記憶回路と等しい内容データを共通に保持するラ
ンダム・アクセス・メモリとを備えたことを特徴とする
半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324191A JPH02168362A (ja) | 1988-12-21 | 1988-12-21 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324191A JPH02168362A (ja) | 1988-12-21 | 1988-12-21 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02168362A true JPH02168362A (ja) | 1990-06-28 |
Family
ID=18163088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324191A Pending JPH02168362A (ja) | 1988-12-21 | 1988-12-21 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02168362A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63159966A (ja) * | 1986-12-23 | 1988-07-02 | Nec Ic Microcomput Syst Ltd | シングルチツプマイクロコンピユ−タ |
-
1988
- 1988-12-21 JP JP63324191A patent/JPH02168362A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63159966A (ja) * | 1986-12-23 | 1988-07-02 | Nec Ic Microcomput Syst Ltd | シングルチツプマイクロコンピユ−タ |
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