JPH01225354A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路装置技術、さらには記憶回路
を内蔵する半導体集積回路装置あるいは半導体記憶装置
に適用して有効な技術に関するもので、例えば１チツプ
型キヤツシユメモリーシステムに利用して有効な技術に
関するものである。

［従来の技術］ 従来のこの種の半導体集積回路装置としては。

例えば日経マグロウヒル社刊行「日経マイクロデバイス
（１９８７年４月号）」第８７頁から第８９頁において
論じられているキャッシュメモリーがある。

［発明が解決しようとする課題］ しかしながら、上述した技術には、休のような問題のあ
ることが本発明者らによってあきらかとされた。

すなわち、例えば上記文献に記載されているキャッシュ
メモリーは、高速性と大容量性の両方を兼ね備えること
が困難であるという問題があった。

キャッシュメモリーは、例えばＣＰＵ　（中央処理装置
）とメモリーバスの間に介在して使用頻度の高いデータ
を記憶することにより、ＣＰＵがメモリーバスをアクセ
スする回数を減らし、これによってシステム全体のスル
ープットを高めるために使用される。このため、キャッ
シュメモリーには、高速性と大容量性の２つの性能が要
求される。

ところが、従来のこの種のキャッシュメモリーは、その
両方を兼ね備えることが困難であったため、キャッシュ
メモリーとしての機能を十分に果たすことがでないでい
た。これは、従来のキャッシュメモリーのメモリーセル
の構造、特にメモリーセルを構成する素子の種類あるい
は組み合せが単一であったことによる。このことは、キ
ャッシュメモリー以外の記憶回路を内蔵した半導体集積
回路装置にも共通する問題であった。

一般に、記憶回路を内蔵する半導体集積回路装置は、そ
の記憶回路内のメモリーセルの種類によって分類される
。メモリーセルの種類を大別すると、ＭＯＳトランジス
タを用いて構成されたものと、バイポーラトランジスタ
を用いて構成されたものとがある。従来においては、そ
のいずれか−方のメモリーセルを用いて半導体集積回路
装置の記憶回路部分を構成していた。

しかし、ＭｏＳトランジスタを用いて構成されたものは
大容量化には適しているが、必ずしも高速ではない。一
方、バイポーラトランジスタを用いて構成されたものは
高速化には適しているが、消費電力が概して大きく、大
容量化には適していない、このように、高速性と大容量
性の両性能には互いに背反する要素があり、これ故に、
例えば上記キャッシュメモリーに本来必要な性能を付与
させることができないでいた。

本発明の目的は、高速性と大容量性の２つの要求に応じ
られる記憶回路を備えた半導体集積回路装置技術を提供
することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、同一半導体基板上に、バイポーラＥＣＬ（エ
ミッタ結合論理）型メモリーセルによる高速のＲＡＭ型
記憶回路とｌＭＯＳトランジスタによる大容量のＤ−Ｒ
ＡＭ（ダイナミック型ＲＡＭ）型記憶回路とを集積形成
するとともに、前者をディレクトリメモリー（あるいは
タグメモリー）として使用させる一方、後者をデータメ
モリーとして使用させる。というものである。

［作用］ 上記した手段によれば、同一の半導体集積回路装置でも
って、種類の異なる複数の記憶回路をデータの種類など
に応じて使い分けることができるため１例えば高速性と
大容量性の２つの要求に同じに応じることができる高速
性のキャッシュメモリーを構成することが可能になる。

［実施例］ 以下１本発明の好適な実施例を図面を参照しながら説明
する。

なお、図において、同一符号は同一あるいは相当部分を
示すものとする。

第１図は、本発明の技術が適用された１チツプ型キヤツ
シユメモリーの概略構成を示す。

同図に示す１チツプ型キヤツシユメモリーは。

ＣＰＵ　（図示省略）から入力されるアドレスを保持す
るアドレスレジスタ１、アドレス変換回路２゜キャッシ
ュ・ディレクトリ・メモリー３、コンパレータ４．キャ
ッシュ・データ・メモリー５、セレクタ６、データ出力
バッファ７、およびヒツト検出回路８などを有する。但
し、１，２は１チツプ内に含まないものも多い。

ここで、キャッシュ・ディレクトリ・メモリー３は、比
較的小さな記憶容量（５１２エントリ×１８ビツト）を
もつＲＡＭ型記憶回路によって構成されている。また、
データ・メモリー３は、比較的大きな記憶容量（１６に
バイトス４セツト）゛をもつＲＡＭ型記憶回路によって
構成されている。

第２図は上記キャッシュ゛・ディレクトリ・メモリー３
に用いられているメモリーセルＭ１の回路構成を示す、
同図に示すメモリーセルＭ１は、バイポーラトランジス
タＱｌ、Ｑ２を用いて構成されるＥＣＬ型のセルである
。このセルＭｌを用いて、比較的消費電力は大きいが、
高速で動作する５−ＲＡＭ　（スタチック−ＲＡＭ）型
のディレクトリ・メモリー３が構成されている。ＷＬは
ワード腺、ＤＬｌ、ＤＬ２はビット線をそれぞれ示す。

第３図は上記キャッシュ・データ・メモリー５に用いら
れているメモリーセルＭ２の回路構成を示す。同図に示
すメモリーセルＭ２は、ｎチャンネルＭＯＳトランジス
タＭｎｌと記憶容量Ｃｍを１つずつ用いたリフレッシュ
型セルであって、動作速度については上記メモリーセル
Ｍ１に及ばないが、比較的低消費電力であって、大容量
化に適している。このセルＭ２を用いて大容量のＤ−Ｒ
ＡＭ型データ・メモリー５が構成されている。ＷＬはワ
ード線、ＤＬはビット線をそれぞれ示す。

以上のように構成された半導体集積回路装置について、
以下その動作を説明する。

第１図において、ＣＰＵから入力されるアドレスＡｉの
うち、中位の９ビツトはタグアドレスと呼ばれ、ディレ
クトリ・メモリー５が有する５１２のエントリから１エ
ントリを選択する０選択されたエントリ内からは、１８
ビツトのコードからなるタグデータが読み出される。読
み出されたタグデータは、コンパレータ４によって、上
記ＣＰＵからの入力アドレスＡｉの上位１８ピツトと比
較される。

ここで、上記比較の結果が一致であったならば。

ＣＰＵに対してヒツト信号ｓｈが発せられる。これとと
もに、コンパレータ４の比較出力に基づいてデータ・メ
モリー５内に格納されているデータが読み出され、この
読み出されたデータが上記アドレスＡｉに対応するデー
タとしてＣＰＵへ出力される。

一方、上記比較の結果が不一致であったならば。

上記ヒツト信号ｓｈは非検出状態のままであることによ
って、その不一致がＣＰＵに伝達される。

この場合、上記アドレスＡｉに対応するデータが。

キャッシュメモリー５内に無いことにより、ＣＰＵは、
システムバスを介して接続される外部メモリーいわゆる
メモリーバス側のメモリーをアクセスして該当するデー
タを読み出す。

上述した１チツプ型キヤツシユメモリーでは、ディレク
トリ・メモリー３が高速のバイポーラＥＣＬ型メモリー
セルを用いて構成されていることにより、アドレスＡｉ
が入力されてから上記ヒツト信号ｓｈが発せられるまで
の待ち時間すなわちＣＰＵに対する応答時間が大幅に短
縮されるようになっている。これにより、ＣＰＵは、キ
ャッシュメモリー内に該当するデータがあるか否かを直
ちに判定して、キャッシュメモリー内に該当するデータ
が無ければ、即座にメモリーバス側のメモリーからデー
タを読み出す体制に移行することができる。

これに加えて、上述した１チツプ型キヤツシユメモリー
では、データ・メモリー５が大容量のＤ−ＲＡＭ型記憶
回路によって構成されていることにより、多量のデータ
をキャッシュメモリー内に記憶することができるように
もなっている。これにより、上記ヒツト信号ｓｈが得ら
れる確率が高くなって、ＣＰＵが時間をかけてメモリー
バス側のメモリーをアクセスする頻度を少なくすること
ができる。この結果、ＣＰＵとメモリーバス側との間の
応答性の差を吸収するというキャッシュメモリーの機能
が活かされて、システムのスループットが大幅に高めら
れるようになる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、上記ディレクトリ・メモリー３は、第４図に示
すように、ｎチャンネルＭＯＳトランジスタＭｎ　１１
．　Ｍｎ　１２によるスタチック型メモリーセルを用い
て構成してもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である１チツプ型キヤツシ
ユメモリーに適用した場合について説明したが、それに
限定されるものではなく。

例えば通常のデータ用メモリーあるいはメモリー内蔵型
のＬＳＩ（大規模集積回路）にも適用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、高速性と大容量性の２つの要求に同時に応じ
ることができる高性能のメモリー内蔵型半導体集積回路
装置を得ることができる。という効果が得られる。

【図面の簡単な説明】

第１図は本発明による技術が適用された１チツプ型キヤ
ツシユメモリーの概要を示すブロック図、第２図は上記
メモリー内に形成されるメモリーセルの構成例を示す回
路図、 第３図は上記メモリー内に上記メモリーセルとともに形
成される別の種類のメモリーセルの構成例を示す回路図
、 第４図はメモリーセルの他の構成例を示す回路図である
。 １・・・・アドレスレジスタ、２・・・・アドレス変換
回路、３・・・・キャッシュ・ディレクトリ・メモリー
、４・・・・コンパレータ、５・・・・キャッシュ・デ
ータ・メモリー、６・・・・セレクタ、８・・・・ヒツ
ト検出回路１Ｍｌ、Ｍ２・・・・メモリーセル、Ａｉ・
・・・ＣＰＵからの入力アドレス、ｓｈ・・・・ヒツト
信号。 第１図 Ａｉ　（ＣＰｔＪからのアドレス） （ＣＰＵへ）　　　　　（ＣＰｔｌへ）第２図　　　　
　第３図 第４図 ＋　　１１

Claims (1)

1. 【特許請求の範囲】 １、同一半導体基板上にセル構造の異なる複数種類の記
   憶回路が形成されたことを特徴とする半導体装置。 ２、記憶回路として、少なくとも２種類以上のＲＡＭ型
   記憶回路が形成されたことを特徴とする特許請求の範囲
   第１項記載の半導体装置。 ３、バイポーラ型メモリーセルによる高速型記憶回路と
   リフレッシュ型メモリーセルによる大容量記憶回路とが
   形成されたことを特徴とする特許請求の範囲第１項また
   は第２項記載の半導体装置。