JPH11203198A

JPH11203198A - メモリアクセス制御装置

Info

Publication number: JPH11203198A
Application number: JP10003193A
Authority: JP
Inventors: Satoshi Muraoka; 諭村岡; Shuji Kikuchi; 修司菊地; Tadanobu Toba; 忠信鳥羽
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-01-09
Filing date: 1998-01-09
Publication date: 1999-07-30

Abstract

(57)【要約】【課題】メモリアクセスの効率を向上する。【解決手段】メモリアクセス一本化検出部９は、キャッ
シュメモリ２を備えたCPU1から送られたメモリアクセス
要求が、アクセス先がアドレス・制御信号バッファ１２
に格納されたメモリアクセス要求とアクセスの種類が同
じでアクセス先と単一のメモリアクセスシーケンスによ
ってアクセスできる範囲内で隣接しているものかを判定
し、そうである場合には、両アクセス先をアクセスする
メモリアクセス要求を生成し、アドレス・制御信号バッ
ファ１２に格納する。メモリアクセス処理部１４は、ア
ドレス・制御信号バッファ１２を順次読み出したメモリ
アクセス要求に従って、メモリ６のアクセスを実行す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリを備えた電
子回路装置において、メモリアクセスの効率を向上する
技術に関するものである。

【０００２】

【従来の技術】電子装回路置は、年々、動作速度が向上
しており、より高速な電子装置を実現するための研究、
開発が活発に行われている。電子回路装置の高速化が実
現すると、従来は非常に時間を要した処理が短時間に処
理できたり、不可能と考えられていた処理が可能になる
などの便利さが生じる。電子回路装置の高速化は、処理
のコストを低減し、世の中のサービスの向上に貢献す
る。また、このような優れた装置を製造すべく、産業界
はよりいっそう活性化する。

【０００３】さて、コンピュータでは、メモリが、コン
ピュータが実行するプログラムやコンピュータで処理す
るデータの格納に用いられる。たとえば、コンピュータ
の処理の中心を担うプロセッサは、メモリから命令を読
み込んで実行し、メモリから読み込んだデータを処理し
て、メモリに格納する。このため、コンピュータの処理
性能は、プロセッサがメモリへのアクセスに要する時間
に大きく依存する。

【０００４】このメモリへのアクセス時間を短縮するた
めには、データアクセスを効率良く行うことが要求され
る。このために、従来より、データの転送経路であるバ
スのビット幅を広げ、同時に転送できるデータ数を増加
したり、バスの伝送速度を定めるクロック周波数を高速
にすることにより、メモリのアクセスを効率化すること
が行われている。また、アクセスされるデータがメモリ
上で局所性を有することを利用するキャッシュメモリの
技術も広く利用されている。このキャッシュメモリの技
術は、「コンピュータの構成と設計（下）」、pp.412-4
83 日経ＢＰ社（1996）などに記載されているように、
メモリに記憶階層を設け、より高速で低容量なメモリへ
のアクセスを主体とすることによって、より低速で大容
量なメモリへのアクセス回数を低減するものである。

【０００５】さて、一般的なコンピュータの構成では、
メモリのアクセスの直接の制御は、メモリアクセス制御
装置(メモリコントローラ）と呼ばれる装置は、プロセ
ッサなどからの命令に応じて行う。

【０００６】以下、キャッシュメモリを備えたコンピュ
ータに備えられた、従来のメモリアクセス制御装置につ
いて説明する。

【０００７】図３に、キャッシュメモリとメモリアクセ
ス制御装置とを備えたコンピュータの構成を示す。

【０００８】図示したコンピュータにおいて、キャッシ
ュメモリ２を備えたＣＰＵ１はＣＰＵバス３を介して、
メモリアクセス制御装置４に接続される。また、メモリ
アクセス制御装置４は、メモリバス５を介してメモリ６
に接続される。なお、キャッシュメモリ２を備えたＣＰ
Ｕ１は複数存在していても良い。

【０００９】さて、メモリアクセス制御装置４におい
て、ＣＰＵバス３から入力された論理アドレス・制御信
号１５は、アドレス変換部（物理アドレス生成）７に接
続し、アドレス変換部（物理アドレス生成）７が出力す
る物理アドレス・制御信号１７は、アドレス・制御信号
バッファ１２に接続する。アドレス・制御バッファ１２
でが出力する、アクセス処理に使用する物理アドレス・
制御信号２２は、メモリアクセス処理部１４に接続す
る。

【００１０】また、ＣＰＵバス３から入力されたライト
データ１６は、ライトデータバッファ１３に接続され
る。そして、ライトデータバッファ１３から出力され
る、アクセス処理に使用するライトデータ２３は、メモ
リアクセス処理部１４に接続する。また、メモリアクセ
ス処理部１４が出力する、メモリアクセスに使用する物
理アドレス・制御信号２４とメモリアクセスに使用する
ライトデータ２５は、メモリバス５を介して、メモリ６
に接続する。

【００１１】メモリ６から読み出したリードデータ２６
は、メモリバス５を介して、メモリアクセス処理１４に
接続する。そして、メモリアクセス処理部１４が出力す
るリードデータに対応した物理アドレス・制御信号２７
は、アドレス変換部（論理アドレス生成）８に接続す
る。また、アドレス変換部（論理アドレス生成）８で得
られたリードデータに対応した論理アドレス・制御信号
２８は、ＣＰＵバス３を介して、ＣＰＵ１に接続する。
メモリアクセス処理１４が出力する、ＣＰＵバスに送出
可能なリードデータ２９は、ＣＰＵバス３を介して、Ｃ
ＰＵ１に接続する。

【００１２】ここで、メモリアクセス制御装置４は、論
理アドレスとメモリ６の物理アドレスの対応などの情報
をメモリデータのアドレスマップ・データアライメント
情報３０として有している。

【００１３】ここで、このようなメモリアクセス制御装
置４において、アドレス変換部（物理アドレス生成）７
は、ＣＰU１が出力した論理アドレス・制御信号１５
を、メモリ６に直接対応した物理アドレス・制御信号１
７に変換する。この変換は、メモリデータのアドレスマ
ップ・データアライメント情報３０に基づいて行う。ア
ドレス・制御信号バッファ１２は、メモリ６に直接対応
した物理アドレス・制御信号１７を一時的に記憶し、メ
モリアクセス処理部１４の要求に応じて、アクセス処理
に使用する物理アドレス・制御信号２２をメモリアクセ
ス処理部１４に出力する。

【００１４】一方、ライトデータバッファ１３は、ＣＰ
Ｕバス３から入力されたライトデータ１６を一時的に記
憶して、メモリアクセス処理１４の要求に応じて、アク
セス処理に使用するライトデータ２３をメモリアクセス
処理部１４に出力する。

【００１５】メモリアクセス処理部１４は、アクセス処
理に使用する物理アドレス・制御信号２２と、メモリア
クセスに使用する物理アドレス・制御信号２４とをメモ
リバス５を介してメモリ６に出力する。ライト処理の場
合は、さらに、アクセス処理に使用するライトデータ２
３を、メモリアクセスに使用するライトデータ２５とし
てメモリバス５を介してメモリ６に出力する。ここで、
メモリアクセス処理部１４は、リード処理の場合（CPU1
からの制御信号がリードアクセスを表している場合）に
はメモリ６のリードの制御を、ライト処理の場合（CPU1
からの制御信号がライトアクセスを表している場合）に
はメモリ６のライトの制御を、メモリデータのアドレス
マップ・データアライメント情報３０に基づき行う。な
お、メモリアクセス処理１４は、メモリ６のリフレッシ
ュ、インタリーブ等の制御も、メモリデータのアドレス
マップ・データアライメント情報３０に基づき行う。

【００１６】さて、メモリアクセス処理部１４は、リー
ドアクセスの場合に、メモリ６からメモリバス５を介し
て受け取ったリードデータ２６をもとに、ＣＰＵバスに
送出可能なリードデータ２９を生成し、ＣＰＵバス３を
介してＣＰＵ１に出力する。また、アクセスに使用する
物理アドレス・制御信号２２を元に、リードデータに対
応した物理アドレス・制御信号２７を生成して、アドレ
ス変換部（論理アドレス生成）８に出力する。

【００１７】アドレス変換部（論理アドレス生成）８
は、メモリ６に直接対応したリードデータに対応した物
理アドレス・制御信号２７を、ＣＰＵが使用するリード
データに対応した論理アドレス・制御信号２８に変換
し、ＣＰＵバス３を介して、ＣＰＵ１に出力する。この
変換は、メモリデータのアドレスマップ・データアライ
メント情報３０に基づいて行う。

【００１８】

【発明が解決しようとする課題】さて、図３に示したコ
ンピュータでは、キャッシュメモリ２にCPU1が求めるで
領域のデータが格納されていない場合に、前述したよう
なメモリアクセス制御装置４を介したメモリ６のアクセ
スが発生する。そして、キャッシュメモリ２を備えた場
合でも、一定の確率で低速なメモリ６へのアクセスは発
生し、このデータ遅延が性能に及ぼす影響は非常に大き
い。そして、キャッシュメモリの容量をある程度大きく
した後は、キャッシュメモリの容量の増加率に比べ、こ
の低速なメモリ６へのアクセスが発生する確率が低減す
る率は低い率に留まることが知られている。（コンピュ
ータの構成と設計（下）pp.430-437 日経ＢＰ社（199
6））。

【００１９】また、キャッシュメモリに用いられる高速
な記憶素子（ＳＲＡＭなど）は高価であり、キャッシュ
メモリの容量をあまり大きくすることは、製造コストの
面よりも好ましくない。

【００２０】また、バスのデータ幅を広げたり、バスの
クロック周波数を高速にすることには、技術的な限界が
あり、また、それが可能な場合にも、高価な実装技術を
要することからコスト面で好ましいことではない。

【００２１】そこで、本発明は、キャッシュメモリやメ
モリバス幅の増大やバスクロック周波数の高速化とは異
なる手法で、メモリへのアクセス回数を低減することに
より、メモリアクセスの効率を向上することを課題とす
る。

【００２２】

【課題を解決するための手段】前記課題達成のために、
本発明は、プロセッサとメモリとを備えた処理装置にお
いて、プロセッサの発行するメモリアクセス要求に従っ
てメモリのアクセスを制御するメモリアクセス制御装置
であって、プロセッサから発行されたメモリアクセス要
求を格納するバッファと、前記バッファに格納されたメ
モリアクセス要求を順次読み出し、読み出したメモリア
クセス要求に従って、メモリのアクセスを制御するメモ
リアクセス処理部と、プロセッサから発行されたメモリ
アクセス要求とバッファに格納されているメモリアクセ
ス要求との両メモリアクセス要求が各々要求するメモリ
アクセスの範囲が、共に、単一のメモリアクセスシーケ
ンスでアクセスできる範囲内にある場合に、前記両メモ
リアクセス要求が各々要求するメモリアクセスの範囲を
共に含む範囲のメモリアクセスを要求するメモリアクセ
ス要求を前記バッファに格納する一本化処理手段と、を
有することを特徴とするメモリアクセス制御装置を提供
する。

【００２３】本メモリアクセス制御装置によれば、たと
えば、キャッシュやCPUバスの構成に従って、CPUがメモ
リアクセスを、複数のメモリアクセス要求の発行により
処理した場合に、これが要求するメモリアクセスを単一
のメモリアクセスシーケンス中で実現できる場合には、
複数のメモリアクセス要求を単一のメモリアクセスシー
ケンスによって処理することができる。そして、これに
よって、メモリアクセスの効率を向上することができ
る。

【００２４】

【発明の実施の形態】以下、本発明の一実施形態につい
て説明する。

【００２５】図1に本実施形態に係るコンピュータの構
成を示す。

【００２６】図示するように、ＣＰＵ１はキャッシュメ
モリ２を備えている。ＣＰＵ１は、ＣＰＵバス３を介し
て、メモリアクセス制御装置４に接続される。また、メ
モリアクセス制御装置４は、メモリバス５を介してメモ
リ６に接続される。なお、キャッシュメモリ２を備えた
ＣＰＵ１は複数存在していても良い。本実施形態の説明
ではメモリ６を、たとえば、同一RAS（ロウ）のアドレ
スであれば、単一のメモリアクセスシーケンスでデータ
にアクセスすることのできるバーストモードを備えた、
SDRAM（シンクロナスダイナミックランダムアクセスメ
モリ）である場合を例にとりながら説明する。

【００２７】また、図示するように、メモリアクセス制
御装置４は、アドレス変換部７、アドレス変換部８、メ
モリアクセス一本化検出部９、アドレス一本化処理部１
０、ライトデータ一本化処理部１１、アドレス・制御信
号バッファ１２、ライトデータバッファ１３、メモリア
クセス処理部１４、メモリデータのアドレスマップ・デ
ータアライメント情報部３０を備えている。メモリデー
タのアドレスマップ・データアライメント情報部３０に
は、論理アドレスと物理アドレスとの対応と、メモリ６
の単一のメモリアクセス要求でアクセスできる物理アド
レスの範囲（SDRAMの場合は、同一RAS（ロウ）の物理ア
ドレスの範囲）を管理する情報と、後述するバースト合
計長制限値が格納されている。

【００２８】以下、メモリアクセス制御装置の動作につ
いて説明する。

【００２９】キャッシュメモリ２を備えたCPU1からCPU
バス３に発行されたメモリ６のアクセス要求は、アクセ
スする範囲を論理アドレスで表現した論理アドレス情報
と、アクセス要求がメモリのライトアクセス要求かリー
ドアクセス要求かを表す制御信号を含む。また、アクセ
スの種類がライトである場合にはライトデータがアクセ
ス要求に付随する。

【００３０】CPUバス３から入力されたアクセス要求の
論理アドレス・制御信号１５は、アドレス変換部７に送
られる。アドレス変換部７は、メモリデータのアドレス
マップ・データアライメント情報部３０を参照して、送
られた論理アドレス情報を、メモリ６の実際のアドレス
である物理アドレス情報に変換する。物理アドレス情報
は、たとえば、アクセスする先頭の物理アドレスと、ア
クセスする範囲を示すバースト長よりなる。アドレス変
換部７で変換された物理アドレスと制御信号１７は、メ
モリアクセス一本化検出部９とアドレス一本化処理部１
０に送られる。

【００３１】一方、CPUバス３から入力されたアクセス
要求がライトアクセス要求である場合に、アクセス要求
に付随するライトデータは、ライトデータ一本化処理部
１１に送られる。

【００３２】ここで、アドレス・制御信号バッファ１２
には、メモリアクセス処理部１４に、送出する物理アド
レス情報と制御信号１８とを格納する。

【００３３】メモリアクセス一本化検出部９は、アドレ
ス変換部７から送られた物理アドレス情報・制御信号１
７と、アドレス・制御信号バッファ１２に格納されてい
るメモリアクセス処理１４への送出待ちの状態にある全
ての物理アドレス情報・制御信号１８とを、メモリデー
タのアドレスマップ・データアライメント情報３０に基
づいて比較する。

【００３４】そして、アドレス変換部７から送られた物
理アドレス情報・制御信号１７と、アドレス・制御信号
バッファ１２内のいずれかの物理アドレス情報・制御信
号１８との間に、後述するメモリアクセス一本化可能な
条件が成り立ったら、メモリアクセス一本化検出信号１
９を出力する。また、メモリアクセス一本化検出信号１
９と共に、アドレス変換部７から送られた物理アドレス
情報・制御信号１７と一本化な物理アドレス情報・制御
信号を格納しているアドレス・制御信号バッファ１２の
エントリを示すバッファエントリ番号を生成する。ま
た、アドレス変換部７から送られた制御信号１７がライ
トアクセス要求を示す場合に、メモリアクセス一本化可
能な条件が成り立ったら、ライトデータ一本化処理制御
信号１９を、アドレス変換部７から送られた物理アドレ
ス情報・制御信号１７と一本化可能な物理アドレス情報
・制御信号に対応するライトデータを格納しているライ
トデータバッファ１３のエントリを示すライトデータバ
ッファエントリ番号を生成する。

【００３５】ここで、前述したメモリアクセス一本化可
能な条件とは、次の２つの条件のいずれかを満たすこと
である。

【００３６】１、アドレス変換部７から送られた制御信
号１７と、アドレス・制御信号バッファ１２のエントリ
に格納されている制御信号の種類が共にライトアクセス
であり、かつ、アドレス変換部７から送られた物理アド
レスとアドレス・制御信号バッファ１２のエントリに格
納されている物理アドレス情報が、単一のメモリアクセ
スシーケンスでアクセス可能な範囲内で隣接しているこ
と。すなわち、SDRAMの場合は、両物理アドレス情報が示
すアクセス範囲が、同一RAS（ロウ）範囲内にあり、か
つ、隣接していること。

【００３７】２、アドレス変換部７から送られた制御信
号１７と、アドレス・制御信号バッファ１２のエントリ
に格納されている制御信号の種類が共にリードアクセス
であり、かつ、アドレス変換部７から送られた物理アド
レス情報とアドレス・制御信号バッファ１２のエントリ
に格納されている物理アドレス情報が、単一のメモリア
クセスシーケンスでメモリアクセス可能な範囲内で隣接
または近接していること。すなわちSDRAMの場合は、両
物理アドレス情報が示すアクセス範囲が、同一RAS（ロ
ウ）範囲内にあり、かつ、両物理アドレス情報が示すア
クセス範囲を共に含む最小の範囲の大きさと、両物理ア
ドレス情報が示す二つのアクセス範囲の和の大きさの差
が、メモリデータのアドレスマップ・データアライメン
ト情報３０に格納されたバースト合計長制限値より小さ
いこと。

【００３８】なお、バースト合計長制限値の条件は、後
述する一本化処理により一本化された物理アドレス情報
を用いてメモり６より読み込んだリードデータの無効部
分、すなわち、CPUバス３から入力されたリードメモリ
アクセス要求によって要求されていない部分が、バース
ト合計長制限値以下となるように制限するものである。
この制限により、後述する一本化処理によってかえって
メモリアクセス効率が劣化することを防止することがで
きる。

【００３９】さて、アドレス一本化処理部１０は、メモ
リアクセス一本化検出信号１９が出力されなかった場合
には、アドレス変換部７から送られた物理アドレス情報
・制御信号１７を、そのままアドレス制御信号バッファ
１２のエントリに格納する。また、ライトデータ一本化
処理部１３は、ライトデータ一本化処理制御信号１９が
出力されなかった場合には、CPUバス３から入力したラ
イトデータを、そのままライトデータバッファ１３のエ
ントリに格納する。

【００４０】一方、アドレス一本化処理部１０は、メモ
リアクセス一本化検出信号１９が出力された場合には、
アドレス変換部７から送られた物理アドレス情報・制御
信号１７と、メモリアクセス一本化検出部９が生成した
バッファエントリ番号のアドレス・制御信号バッファ１
２のエントリに格納されている物理アドレス情報・制御
信号１７を一本化し、メモリアクセス一本化検出部９が
生成したバッファエントリ番号のアドレス・制御信号バ
ッファ１２のエントリをクリアし、一本化した物理アド
レス情報・制御信号をアドレス・制御信号バッファ１２
のエントリに格納する。

【００４１】ここで、複数の物理アドレス・制御信号を
一本化するとは、一本化する対象の複数の物理アドレス
情報が示すアドレス範囲を共に含む最小のアドレス範囲
を表す物理アドレス情報と、一本化する対象の複数の制
御信号（全て同じ種類）と同じ種類の制御信号を、一本
化した物理アドレス情報・制御信号として生成すること
である。

【００４２】また、ライトデータ一本化処理部１１は、
ライトデータ一本化処理制御信号１９が出力された場合
には、CPUバス３から送られたライトデータと、メモリ
アクセス一本化検出部１０が生成したライトデータバッ
ファエントリ番号のライトデータバッファ１３のエント
リのライトデータとを一本化し、ライトデータバッファ
エントリ番号のライトデータバッファ１３のエントリを
クリアし、一本化したライトデータをライトデータバッ
ファのエントリに、アドレス一本化処理部１０によって
一本化されアドレス制御信号バッファ１２に格納された
物理アドレス・制御信号が対象とするライトデータとし
て格納する。

【００４３】ここで、ライトデータの一本化は、一本化
する対象となる複数のライトデータが、アドレス一本化
処理部１０によって一本化されアドレス制御信号バッフ
ァ１２に格納された物理アドレス情報・制御信号が対象
とするライトデータとしてライトデータバッファ１３に
格納されるようにすれば足りる。

【００４４】さて、アドレス・制御信号バッファ１２に
格納された物理アドレス情報・制御信号２２は、順次、
メモリアクセス処理部１４に読み出され処理される。

【００４５】すなわち、メモリアクセス処理部１４は、
順次、アドレス・制御信号バッファ１２に格納された物
理アドレス情報・制御信号２２を一つずつ読み込むと、
読み込んだ物理アドレス・制御信号２２に従った単一の
メモリアクセスシーケンスを実行し、メモリ６よりデー
タを読み出す。具体的には、SDRAMの場合は、読み込ん
だ制御信号２２がリードアクセスの場合は、読み込んだ
物理アドレス情報が示す先頭物理アドレスから、同物理
アドレス情報が示すバースト長分データをバーストモー
ドで読み出すメモリアクセスシーケンスを実行する。ま
た、読み込んだ制御信号がライトアクセスの場合には、
読み込んだ物理アドレス情報・制御信号が対象とするラ
イトデータをライトデータバッファ１３より読み込み、
読み込んだ物理アドレス情報が示す先頭物理アドレスか
ら、同物理アドレス情報が示すバースト長分読み込んだ
ライトデータをバーストモードで書き込むメモリアクセ
スシーケンスを実行する。

【００４６】ここで、リードメモリアクセス要求により
メモリ６より読み出したデータは、当該メモリアクセス
要求の対象とする物理アドレス情報をアドレス変換部８
により変換した論理アドレス情報と共にCPU1に送る。た
だし、そのリードメモリアクセス要求が、一本化した物
理アドレス・制御信号に基づくものである場合には、一
本化する前の各物理アドレスと各物理アドレスに対応す
る部分ごとに、読み出したデータと、物理アドレス情報
をアドレス変換部８により変換した論理アドレス情報と
共にCPU1に送る。このために、メモリ６から読み出した
各リードデータと、一本化する前の物理アドレス情報と
の対応を管理するようにする。これは、たとえば、一本
化する前の物理アドレス情報を記憶しておくようにし、
リードデータをメモリ６から読み出した際に、各リード
データを記憶しておいた一本化する前の物理アドレス情
報と対応づけて記憶し、アドレス変換部８が、記憶して
おいた一本化する前の物理アドレス情報を変換した論理
アドレス情報と、メモリ６より読み出したリードデータ
のうち当該アドレス情報に対応するリードデータをCPU1
に送るようにすることにより実現できる。

【００４７】以下、以上のメモリアクセス制御装置４の
動作によって実現されるメモリアクセスを、メモリアク
セスがライトの場合を例にとり説明する。

【００４８】図２（ａ）が本実施形態によるライトメモ
リアクセスのようすを示したものであり、（ｂ）が従来
のライトメモリアクセスのようすを示したものである。
もちろん、両者とも、キャッシュ容量、メモリバス幅、
またバスクロック周波数は同一であるものとして示して
いる。

【００４９】図は、ＣＰＵが本来要求しているライトデ
ータＡ３１、３１’が、メモリのデータアライメントの
境界３２、３２’をまたいでいる場合のメモリライト処
理を想定している。この場合のメモリのデータアライメ
ントの境界は、メモリがキャッシュへのデータの読み込
み単位となるブロックの境界である。

【００５０】この場合、ＣＰＵはキャッシュのブロック
やCPUバスの構成に従って、ライトデータＡ３１、３
１’を、ライトデータＢ，Ｃ３３、３３’の２つのライ
トデータとして処理する。ＣＰＵバス上には２つのライ
トデータ３４、３４’に対応する２つのライトアクセス
要求が発行される。

【００５１】従来の、メモリアクセス制御装置３５’
は、ＣＰＵバス上に発行された２つのライトアクセス要
求に応じて、２つのメモリアクセスシーケンスを実行し
ライトデータＢ，Ｃ３６’をメモリに書き込む。

【００５２】これに対して本実施形態では、ＣＰＵバス
上に発行された２つのライトアクセス要求で書き込みを
要求されたメモリライトデータＢ，Ｃ３６’を、前述し
た一本化処理によって、一本化した一つのライトアクセ
ス要求に応じて、１つのライトメモリアクセスシーケン
スによりメモリに書き込む。

【００５３】以上の処理の結果、本実施形態によって
も、データＢ，Ｃ３８、３８’はメモリ空間３７、３
７’に従来と同じようにライトされる。

【００５４】したがって、本実施形態によれば、メモリ
アクセスの効率が、アクセス回数でみて最大で５０％低
減する。

【００５５】なお、以上の実施形態では、メモリ６がSD
RAMである場合を例にとり説明したが、メモリ６がたと
えばページモードや高速ページモードを備えたDRAMであ
るような場合にも、本実施形態を適用することができ
る。この場合には、メモリアクセス処理部１４はバース
トモードに代えてページモードや高速ページモードのメ
モリアクセスシーケンスでメモリ６をアクセスするよう
にする。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
キャッシュメモリやメモリバス幅の増大やバスクロック
周波数の高速化とは異なる手法で、メモリへのアクセス
回数を低減することにより、メモリアクセスの効率を向
上することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るコンピュータの構成
を示すブロック図である。

【図２】本発明の一実施形態に係るメモリアクセスのよ
うすを示した図である。

【図３】従来のコンピュータの構成を示すブロック図で
ある。

【符号の説明】

１ＣＰＵ、２キャッシュメモリ、３ＣＰＵバス、
４メモリアクセス制御装置、５メモリバス、６メ
モリ、７アドレス変換部（物理アドレス生成）、８
アドレス変換部（論理アドレス生成）、９メモリアク
セス一本化検出部、１０アドレス一本化処理部、１１
ライトデータ一本化処理部、１２アドレス・制御信
号バッファ、１３ライトデータバッファ、１４メモ
リアクセス処理部

Claims

【特許請求の範囲】

【請求項１】プロセッサとメモリとを備えた処理装置に
おいて、プロセッサの発行するメモリアクセス要求に従
ってメモリのアクセスを制御するメモリアクセス制御装
置であって、プロセッサから発行されたメモリアクセス要求を格納す
るバッファと、前記バッファに格納されたメモリアクセス要求を順次読
み出し、読み出したメモリアクセス要求に従って、メモ
リアクセスシーケンスを制御するメモリアクセス処理部
と、プロセッサから発行されたメモリアクセス要求とバッフ
ァに格納されているメモリアクセス要求との両メモリア
クセス要求が各々要求するメモリアクセスの範囲が、共
に、単一のメモリアクセスシーケンスでアクセスできる
範囲内にある場合に、前記両メモリアクセス要求が各々
要求するメモリアクセスの範囲を共に含む範囲のメモリ
アクセスを要求するメモリアクセス要求を前記バッファ
に格納する一本化処理手段と、を有することを特徴とするメモリアクセス制御装置。
【請求項２】請求項１記載のメモリアクセス制御装置で
あって、前記一本化処理手段は、両メモリアクセス要求が要求す
るメモリアクセスの範囲が、共に、単一のメモリアクセ
スシーケンスでアクセスできる範囲内にある場合でも、
前記両メモリアクセス要求が各々要求するメモリアクセ
スの範囲を共に含む最小の範囲の大きさが、前記両メモ
リアクセス要求が各々要求するメモリアクセスの範囲の
和の大きさより、所定値以上大きくなる場合には、前記
両メモリアクセス要求に代えて、当該両メモリアクセス
要求が各々要求するメモリアクセスの範囲を共に含む範
囲のメモリアクセスを要求するメモリアクセス要求を前
記バッファに格納しないことを特徴とするメモリアクセ
ス制御装置。
【請求項３】プロセッサとメモリとを備えた処理装置に
おいて、プロセッサの発行するメモリアクセス要求を受
け取りメモリのアクセスを制御するメモリアクセス制御
装置においてメモリアクセスを制御する方法であって、プロセッサから発行された複数のメモリアクセス要求が
要求する複数のメモリアクセスを含むメモリアクセス
を、単一のメモリアクセスシーケンスによって実行でき
る場合に、単一のメモリアクセスシーケンスによって前
記複数のメモリアクセス要求が要求する複数のメモリア
クセスを実行することを特徴とするメモリアクセス制御
方法。