JPH0457128A - メモリのアクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 メモリのアクセス装置に関し、 より簡単な構成で、かつ、高速に処理ができ小規模装置
にも適用できるメモリのアクセス装置を提供することを
目的、とじ、 ＣＰＵから伝送されるアドレスデータに基づいて、メモ
リ制御回路でメモリへのデータ書き込み、読み出しを制
御するメモリのアクセス装置において、メモリに接続さ
れるメモリデータバスのバス幅をＣＰＵに接続されるＣ
ＰＵデータバスのハス幅（以後単位ハス幅という）のｎ
（ｎ＞１の正の整数）倍としておき、メモリから上記メ
モリデータバスを介して読み出したデータを単位ハス幅
ごとに設けられたラッチ回路にラッチし、該各ラッチ回
路を順次ＣＰＵデータバスに接続することによって目的
とするデータをＣＰＵデータバスに伝送する構成とした
。

〔産業上の利用分野〕

この発明はメモリのアクセス装置に関し、特に、インス
トラクションメモリのアクセス装置に関するものである
。

〔従来技術〕

近年のコンピュータシステムの高速化の要求に伴い、Ｃ
ＰＵも年々高速化している。更に、ＣＰＵの命令データ
は通常メモリに記憶されており、該メモリは頻繁にアク
セスされるので、システムの高速化を図るためには上記
ＣＰＵの高速化とともにメモリアクセス処理の高速化も
要求されることになる。

第７図は従来のＣＰＵＩとメモリ２のアクセス装置の構
成図である。ＣＰ　Ｕ　ｌからアドレスデータバス９０
を介してアドレスデータがメモリ制御回路８に入力され
、ここでメモリ制御信号とメモリアドレスが形成される
。

データ読み出し時には、メモリ制御回路８より得られる
上記アドレスに記憶されているデータが読み出されて、
データバス３０を介してＣＰＵＩに取り込まれ、また、
データ書き込み時にはＣＰＵ１あるいは端末機器よりデ
ータバス３０を介して伝送されるデータが上記メモリ制
御回路８で得れるアドレスに書込まれるようになってい
る。

従来の上記メモリ２としては、大容量で低速のＤＲＡＭ
　（ダイナミック・ランダム・アクセス・メモリ）を用
いるのが通例であるが、より高速処理を必要とする場合
にはＳＲＡＭ　（スタティック・ランダム・アクセス・
メモリ）を用いる。また、第８図に示すように、メイン
メモリとしてのＤＲＡＭ２１と補助メモリとしてのＳＲ
ＡＭ２２　　（キャッシュメモリという）を併用すると
ともに、該ＤＲＡＭ２１とＳＲＡＭ２２にそれぞれ制御
回路８１．８２を設けるようにし、通常の場合にはＤＲ
ＡＭ２１に書き込まれたデータを使用し、また、使用頻
度の高いデータは、該ＤＲＡＭ２１からＳＲＡＭ２２に
移して使用するようになっている。

このとき、ＳＲＡＭ２２に書き込まれているデータのＤ
ＲＡＭ２１上のアドレスをＴＡＧメモリ２３に収納して
ＳＲＡＭ２２からデータを読み出すときにＤＲＡＭ２１
を作動させないようにしている。

〔発明が解決しようとする課題〕

上記第７図に示す回路においてメモリ２として、ＤＲＡ
Ｍのみを用いると、ＤＲＡＭ自体の処理速度にのみ頼る
ことになり、高速化は望めないことになる。また、メモ
リ２としてＳＲＡＭを用いた場合には、ＤＲＡＭより遥
かに高速な処理ができるが、コストが高く、かつ、大容
量を必要とする場合には不向きである。

更に、第８図に示すキャッシュメモリ方式は上記したよ
うに、その構造及び制御が複雑でコスト高となり小規模
装置には不向きである。

この発明は上記従来の事情に鑑みて提案されたものであ
って、より簡単な構成で、かつ、高速に処理ができ小規
模装置にも適用できるメモリのアクセス装置を提供する
ことを目的とするものである。

〔課題を解決するだめの手段〕

この発明は上記目的を達成するために以下の構成を特徴
としている。すなわち、第１図に示すように、ＣＰＵＩ
から伝送されるアドレスデータに基づいて、メモリ制御
回路８でメモリ２へのデータ書き込み、読み出しを制御
するメモリのアクセス装置において、メモリ２に接続さ
れるメモリデ−タハス４のバス幅をＣＰＵＩに接続され
るＣＰＵデータバス３のバス幅（以後単位バス幅という
）のｎ（ｎ＞ｌの正の整数）倍としておき、メモリ２か
ら上記メモリデータバス４を介して読み出したデータを
単位バス幅ごとに設けられたラッチ回路５Ｌｋ（ｋ：各
ラッチ回路を区分するためのサフィックスで１〜ｎ〕に
ラッチし、該ラッチ回路５Ｌｋを順次ＣＰＵデータバス
３に接続することによって目的とするデータをＣＰＵデ
ータバス３に伝送するように構成している。

上記構成に於いて、次のＣＰＵサイクルで読み出すべき
データが、ラッチ回路５Ｌｋにラッチされているか否か
を判定して、メモリ制御回路８に次のメモリサイクルで
読み出しを行うか否かを指示するヒツト信号１３を出力
するためにアドレス監視回路６が設けられる。

また、データ書き込み時にのみ、ＣＰＵデータバス３と
メモリデータバス４を接続するためにライトドライバ回
路７Ｗｋを設ける。

〔作用〕

第２図に示すように、最初のＣＰＵサイクルＭ（第２図
（ａ））でのメモリアクセスタイムｔ１では、ＣＰＵア
ドレスバス９を介して伝送されるアドレスデータ（第２
図（ｂ））に基づいてメモリ制御回路８がメモリ２を制
御し、ＣＰＵデータバス３のバス幅（単位パス幅）のｎ
倍の連続したアドレスのデータＤｋ（ｋ：各ラッチ回路
に対応するサフィックス）を読み出しく第２図（Ｃ）、
各ラッチ回路５Ｌｋ　（５Ｌ、〜５Ｌｎ）に単位パス幅
のデータごとにラッチしておく。ここで、第２図（ｄ）
に示すように最初に必要とされるデータＤＩ　　（デー
タＤ＋　−Ｄｎのいずれもが“最初に必要とされるデー
タ”となり得るが、ここでは説明の簡略化のためデータ
Ｄ、を最初に必要とされるデータとする）がアドレス監
視回路６の指示に基づいてラッチ回路５Ｌ＋がＣＰＵデ
ータバス３に接続されて、ただちにＣＰＵパス３を介し
てＣｐｕｉに伝送される。

次に、続＜ＣＰＵサイクルＭ２が連続した番地のデータ
Ｄ２を必要としているか否かをアドレス監視回路６で判
断して、連続した番地のデータＤ２を必要としている場
合で、該データＤ２が既にラッチ回路５Ｌｋのいずれか
にラッチされている場合には、アドレス監視回路６のメ
モリ制御回路８に対する指示に基づいてメモリ２に対す
るアクセスを行わないでラッチ回路５Ｌｋ　（ここでは
ラッチ回路５Ｌ２）にラッチされているデータＤ２を読
み出す。

このようにしてデータＤｎまでの連続した番地のデータ
を読み出すことがメモリ２をアクセスすることなく、各
ラッチ回路５Ｌｋを順次ＣＰＵデータバス３に接続する
ことによって可能となる。

データＤｎの読み出しが終了した次のＣＰＵサイクルＭ
、、。１が、データＤｎに連続した番地からの読み出し
である場合、あるいはジャンプ等により既にラッチされ
ているデータＤ、−Ｄｎに対応しない番地のデータを必
要とするとき、アドレス監視回路６がこれを検出してメ
モリ制御回路８を作動させメモリ２に対するアクセスが
行われるとともに、ラッチ回路５Ｌｋに新たなデータＤ
ｋがラッチされ、該ラッチ回路５Ｌｋから必要なデータ
が順次読み出される。

尚、ラッチ回路５Ｌｋよりのデータの読み出しは方向性
を有しているため、該ラッチ回路５Ｌｋを介してのデー
タの書き込みはできない。そこで、上記ライトドライバ
回路７Ｗｋによってデータ書き込み時にＣＰＵデータバ
ス３とメモリデータバス４が接続される。

〔実施例〕

第３図は本発明の一実施例構成図であり、第４図、第５
図はそのタイミングチャートを示すものである。図中、
第１図で示したと同一の部材については同一の符号を付
している。また、ＣＰＵＩは１６ビソトとし、従ってＣ
ＰＵデータバス３の幅、すなわち単位ビット幅も１６ビ
ソト幅となる。

このメモリ２に対しＣＰＵＩから出力されるアドレスデ
ータに基づいてメモリ制御回路８で後述するようにアド
レスが形成され、メモリ２の読み出し、書き込みに利用
される。メモリ２は単位ビット幅のｎ個（以下ｎ＝４と
して記述する）のバンクＢｋ（ｋは各バンクを区分する
サフィックスで、上記ラッチ回路のサフィックスと対応
、ただし、この例では１〜４の整数）より構成されてお
り、各バンクＢｋに対して単位ビット幅のデータバス４
Ｐｋ（ｋ：各バンクのサフィックスに対応〕カ接続され
ており、従って、合計のメモリデータバス４ば６４ビッ
ト幅となる。このメモリデータバス４の各単位ビット幅
に対応して、それぞれラッチ回路５　Ｌ　ｋが設けられ
ており、後述するアドレス監視回路６より各ラッチ回路
５Ｌｋに対して該各ラッチ回路５ＬｋをＣＰＵデータバ
ス３に接続するか否かを示すリードイネーブル信号１６
Ｒｋ（ｋ：各ラッチ回路に対応するサフィックス）が入
力されている。更に、メモリ制御回路８よりメモリ２か
らの読み出しが終了したとき（例えばメモリ制御回路８
よりメモリ２に出力されるリード信号（図外）がネケー
トしたとき）ラッチ信号１５が出力され各ラッチ回路５
　Ｌ　ｋに共通に入力される。

後述するように、上記ラッチ回路５　Ｌ　ｋはメモリ２
よりのデータ読み出しのために用いられ、該ラッチ回路
５　Ｌ　ｋでのデータの伝送は方向性を有しているため
、これを書き込みに利用することはできない。従って、
本発明では第７図に示す従来回路のように書き込み経路
と読み出し経路を同一にすることはできない。そこで、
データ書き込み経路を別途設けるとともに、該書き込み
経路に上記メモリ２の各バンクＢｋに対応して４つのラ
イトドライバ回路７Ｗｋ（ｋ：各バンク対応するサフィ
ックス）がＣＰＵデータバス３とメモリデータバス４の
間に挿入される。このライトドライバ回路７Ｗｋは、上
記アドレス監視回路６より出力される共通のライトイネ
ーブル信号１４によって書き込み時にはＣＰＵデータバ
ス３とメモリデータバス４とを接続し、読み出し時には
上記両データバス３．４を切り離して、読め出しデータ
がメモリデータバス４に廻り込まないように制御される
。

冊 アドレス監視回路６の構成については後述するが、その
機能は、あるＣＰＵサイクルでメモリ２をアクセスする
か否かをメモリ制御回路８に指示するヒツト信号１３と
、どのラッチ回路５　Ｌ　ｋからデータを読み出すかを
指示する上記リードイネーブル信号１６Ｒｋと、書き込
み時にライトドライバ回路７Ｗｋを作動させる」二記ラ
イトイネーブル信号１４を出力するようになっている。

更に、ＣＰＵＩからはあるＣＰＵサイクルにメモリ２が
アクセスされているか否かを表すメモリサイクル信号１
１とメモリ２が、書き込みか読み出しかを区別するリー
ド／ライト信号１２がメモリ制御回路８に入力されてい
る。

−」二記のような構成において、メモリ２のアドレスは
従来から用いられているＤＲＡＭと同様、行アドレス（
図面上横方向アドレス）と列アドレス（図面上縦方向ア
ドレス）とよりなっている。１回のメモリ２アクセスに
より各バンクＢｋから２ハイド（１ワード）ずつ読み出
される。第４図に示すように、あるＣ　Ｐ　Ｕサイクル
Ｍｌ　　（第４図（ａ））においてＣＰＵアドレスバス
９を介して上記アドレスデータが伝送されると同時に、
リード／ライト信号１２もメモリ制御回路８に入力され
る。

ここで以下リード／ライト信号１２が読み出しを表して
いる場合を考える。まずＣＰＵサイクルＭ１で最初のア
ドレスデータがアドレス監視回路６に入力される。ここ
でアドレス監視回路６からのヒット信号１３　（第４図
（ｇ））はネゲー１−された状態となり（後述モードＩ
ｂ参照）、メモリ２がアクセスタイムｔ１の間にアクセ
スされ、これによって、同一列に属する例えば“０００
０”“０００２”　０００４″　“０００６”の番地の
データＤ１〜Ｄ４が各バンクＢ＋　〜Ｂ４からメモリデ
ータバス４を介して同時に読み出されるとともに（第４
図（Ｃ））、上記メモリ制御回路８より上記ラッチ回路
５１．、　ｋに入力されているラッチ信号１５（第４図
（ｈ））がアザートされ、これによって上記“００００
″番地のデータＤ。

がラッチ回路５Ｔ−＋に、“０００２　”番地のデータ
Ｄ２がラッチ回路５Ｌ２に、・・・“０００６″番地の
データＤ４がラッチ回路５Ｌ４にラッチされる。このと
き、ＣＰＵＩが“００００”番地のデータＤ１を要求し
ていたとすると、アドレス監視回路６よりラッチ回路５
Ｌ＋　に入力されているリードイネーブル信号１６Ｒ，
（第４図（ｉ））がアサートされて（後述モード■参照
）ラッチ回路５ＬＩがＣＰＵデータバス３に接続され、
上記“ｏｏｏｏ”番地のデータＤ＋　はそのままＣＰＵ
データバス３を介して、ＣＰＵＩに伝送される（第４図
（ｄ））。

次のＣＰＵサイクルＭ２において、ＣＰＵＩが上記“０
０００”に連続する“０００２”番地のデータＤ２を要
求しているとすれば、そのデータＤ２は既にラッチ回路
５Ｌ２にラッチされている。

従って、アドレス監視回路６はヒット信号１３（第４図
（ｇ））をアサートして（後述モード■ａ参照）、メモ
リ制御回路８にメモリアクセスを行わせないようにする
とともに、該アドレス監視回路６はラッチ回路５Ｌ２に
対してリードイネーブル信号１６Ｒ２（第４図（ｉ））
をアサート（モードＩＩ）Ｌ、”０００２″番地のデー
タＤ２を読み出すことになる。

このような手順を繰返してＣＰＵサイクルＭ４でラッチ
回路５Ｌ４にラッチされている“０００６”番地までの
データＤ４の読み出しが終了すると、次のＣＰＵサイク
ルＭ５がたとえ連続した番地（例えば“０００６”に対
して“０００８”）の読み出しであっても、ラッチ回路
５Ｌｋには該当する番地のデータはラッチされていない
ので、アドレス監視回路６はヒット信号１３　（第４図
（ｇ））をネゲート（モードＩｂ）の状態にする。

従って、メモリ制御回路８はメモリ２の“０００８”“
００１０”００１２”、”ｏｏｉ４”の番地をアクセス
して、その番地のデータを各バンクＢ１〜Ｂ４から読み
出すことになる。

途中で“０ＯＯＡ″番地から“１０００”にジャンプす
る等、連続していない番地へのアクセスを行う場合には
、アドレス監視回路６はヒツト信号１３をネゲート（モ
ードＩｂ）Ｌ、た状態であり、メモリ制御回路８が動作
してメモリ２のアクセスを行い、例えば、“１０００″
　”１００２”“’１００４”１００６　”の番地より
データが読み出されることになる。

更に、第５図に示すように途中（第５図（ａ）Ｍ３）で
メモリ書き込み動作が挿入される場合には、アドレス監
視回路６においてメモリ書き込みであると判断して、該
アドレス監視回路６よりライトドライバー回路７Ｗｋに
入力されているライトイネーブル信号１４（第５図（ｊ
））がアサートされる　（後述モード■）。これによっ
てライトドライバー回路７Ｗｋは、ＣＰＵデータバス３
をメモリデータバス４に接続する。このとき、ＣＰＵデ
ータバス３はメモリデータバス４の各バンクＢｋに対応
する単位ビット幅のデータバス４Ｐｋに共通に接続され
、書き込みデータは各データバス４．　Ｐ　ｋに共通に
伝送される。しかしながら、メモリ制御回路８からのメ
モリライト信号１７はバンクＢｋ　（Ｂｌ　−Ｂ４　）
をそれぞれ別々に制御しているため、このメモリライト
信号１７によって各バンクの所定アドレスに所期のデー
タが振り分けられて書き込まれることになる。

更に、例えば第５図のＣＰＵサイクルＭ４、Ｍ５に示す
ように“０００６”番地、すなわち、バンクＢ、のデー
タを先頭データとし、それに後続する連続データが必要
な場合、上記同様まずバンクＢ＋　〜Ｂ４　（７）“０
０００”〜“０００６”番地のデータＤ、〜Ｄ４がラッ
チ回路５Ｌｋに読み出されるが（第５図ＣＰＵサイクル
Ｍ４）、このとき、アドレス監視回路６から出力されて
いるラッチ回路５Ｌ４に対応するり−ドイネーブル信号
１６Ｒ１がアサート　（モードＩＩ）Ｌ、”０００６″
番地のデータＤ４がＣＰＵデータバス３に伝送される。

次のＣＰＵサイクルＭ、で、前記同様ヒット信号１３（
第４図（ｇ））がネゲート（モードＩｂ）されて後続す
る“０００８”〜“００１２”がそれぞれバンクＢ１〜
Ｂ４から読み出されることとなる。

第６図はアドレス監視回路６の構成を示すブロック図で
ある。ラッチ回路６１には、実際にメモリ２をアクセス
するＣＰＵサイクルＭｍＣｍ：ＣＰＵサイクルの順番を
示すザフィソクス〕ごとに〔アンドヶ−１−６７にメモ
リサイクル信号１１、ＲＡＳ（行アドレス取り込み）信
号、ＣＡＳ　（列アドレス取り込み〕信号が入力される
ごとに〕ＣＰ　Ｕデータバス９より伝送されるアドレス
データの中、下位３ビツトを除くアドレスデータがラッ
チされ、このアドレスデータは該ラッチ回路６１より出
力されてコンパレータ６２の一方の端子Ａの入力となる
。また、上記データはコンパレータ６２の他方の端子Ｂ
にも直接入力されており、従って、このコンパレータ６
２でばｌＣＰＵサイクル前の下位３ビツトを除いたアド
レスデータと現在のＣＰＵサイクルの下位３ビツトを除
いたアドレスデータが比較されることになる。

〔モードＩ〕

ここで、例えば”ｏｏｏｏ″番地と”ｏｏ。

２パ番地のようにコンパレータ６２に入力される２つの
下位３ビツトを除いたアドレスデータが同しときには、
一致信号が出力され、該一致信号はフリップフロップ６
３とアンドゲート６８を介してメモリ制御回路８に入力
されているヒツト信号１３　（第４図（ｇ）、第５図（
ｇ））をア→ノ一一トする（モードＩａ）。コンパレー
タ６２に入力されている２つの下位３ビツトを除いたア
ドレスデータが同じでないときには、一致信号が出力さ
れていないので、ヒソＩ・信号１３はネゲートされた状
態となる（モードＩｂ）。

このフリップフロップ６３ば後述するように、ライトサ
イクルにはライトイネーブル信号１４によってクリアさ
れるので、書き込み時にはヒット信号１３はネゲートさ
れたままとなる。

尚、第６図においてカウンタ６９の出力ばアンドゲート
の出力のタイミングをとるために設けられている。

〔モード■〕 ＣＰＵアドレスバス９より伝送されるアドレスデータの
中、上記メモリ２の各パンクＢｋを示すバンクデータ（
この例では最下位から２ビット目と３ピツＩ・目）が、
デコーダ６４に入力され、このデコーダ６４より、どの
ラッチ回路５ＬｋをＣＩ）　Ｕデータバス３に接続する
かを指示するリードイネーブル信号１６Ｒｋ（第４図（
ｉ）、第５図（１））が出力される。ただし、メモリサ
イクル信号１１とリード／ライト信号１２　（第４図（
ｆ）、第５図（ｆ））は、ナントゲート６５を介してデ
コーダ６４のリセント端子（ＥＮ）に入力され、デコー
ダ６４をメモリリードサイクルのみに動作するようにし
ているので、メモリライトサイクルにラッチ回路５　Ｌ
　ｋがＣＰＵデータバス３に接続されることはない。

〔モード■〕

更に、メモリサイクル信号１１とリード／ライト信号１
２の反転信号は、アンドゲート６５に入力されて、ここ
でライトイネーブル信号１４（第４図（ｊ）、第５Ｍ（
ｊ））が作られ、上記ライトドライバ回路７Ｗｋに入力
され、ライトサイクルでのライトドライバ回路７Ｗｋの
作動を可能にしている。また、前述のようにこのライト
イネーブル信号１４は、上記フリップフロップ６３にも
入力されて、該フリップフロップ６３をライトサイクル
にはクリアしている。

〔発明の効果〕

以−Ｆ説明したように本発明によれば、１回のメモリ読
み出しにより連続したｎ倍のデータを読み出し、これを
ラッチ後、各々のラッチされたデータを読み出すことに
なり、時間のかかる実際のメモリアクセス動作の回数を
減らすことができる。

また、メモリがプログラム専用のインストラションメモ
リであれば、メモリへの書き込み動作よりもメモリから
の読め出し動作が圧倒的に多く、また、プログラムの局
所化が行われていれば、メモリ読み出し動作のほとんど
が連続した番地へのアクセスとなるので、時間のかかる
実際のメモリアクセス回数を約１／ｎに減らすことがで
き、プロセツサのメモリアクセスの高速化に寄与すると
ころが大きい。

更に、ＳＲＡＭを用いず、しかも構成が簡単であるので
特に小規模装置に適用するとニス１ヘメリソトが大きく
なる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の原理タ
イミングチャート、第３図は本発明の一実施例構成図、
第４図、第５図は第３図に示す構成図のタイミングチャ
ート、第６図はアドレス監視回路の一実施例構成図、第
７図、第８図は従来例構成図である。 図中、　　　１・・・ＣＰＵ、 ２・・・メモリ、 ３・・・ＣＰＵデータバス、 ４・・・メモリデータバス、 ５　Ｌ　ｋ・・・ラッチ回路、 ６・・・アドレス監視回路、 ７Ｗｋ・・・ライトドライバ回路、 ８・・・メモリ制御回路、 １３・・・ヒツト信号。

Claims (1)

1. 【特許請求の範囲】 〔１〕ＣＰＵ（１）から伝送されるアドレスデータに基
   づいて、メモリ制御回路（８）でメモリ（２）へのデー
   タ書き込み、読み出しを制御するメモリのアクセス装置
   において、メモリ（２）に接続されるメモリデータバス
   （４）のバス幅をＣＰＵ（１）に接続されるＣＰＵデー
   タバス（３）のバス幅（以後単位バス幅という）のｎ（
   ｎ＞１の正の整数）倍としておき、 メモリ（２）から上記メモリデータバス（４）を介して
   読み出したデータを単位バス幅ごとに設けられたラッチ
   回路（５Ｌｋ）〔ｋ：各ラッチ回路を区分するためのサ
   フィックスで１〜ｎの整数〕にラッチし、 該各ラッチ回路（５Ｌｋ）を順次ＣＰＵデータバス（３
   ）に接続することによって目的とするデータをＣＰＵデ
   ータバス（３）に伝送するように構成としたことを特徴
   とするメモリのアクセス装置。 〔２〕次のＣＰＵサイクルで読み出すべきデータが、ラ
   ッチ回路（５Ｌｋ）にラッチされているか否かを判定し
   て、メモリ制御回路（８）に次ＣＰＵリサイクルでメモ
   リ２からの読み出しを行うか否かを指示するヒット信号
   （１３）を出力するアドレス監視回路（６）を設けた請
   求項１に記載のメモリのアクセス装置。 〔３〕データ書き込み時にのみ、ＣＰＵデータバス（３
   ）とメモリデータバス（４）を接続するライトドライバ
   回路（７Ｗｋ）を設けた請求項１に記載のメモリのアク
   セス装置。