JPH07107796B2 - 非クロック・スタティック・メモリ・アレイ - Google Patents

非クロック・スタティック・メモリ・アレイ

Info

Publication number
JPH07107796B2
JPH07107796B2 JP62002010A JP201087A JPH07107796B2 JP H07107796 B2 JPH07107796 B2 JP H07107796B2 JP 62002010 A JP62002010 A JP 62002010A JP 201087 A JP201087 A JP 201087A JP H07107796 B2 JPH07107796 B2 JP H07107796B2
Authority
JP
Japan
Prior art keywords
bit line
transistor
fet
cell
blr
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62002010A
Other languages
English (en)
Other versions
JPS62197986A (ja
Inventor
ヴオルフ−デイーテル・ローレイン
ヘルムート・シエツトラー
オツトー・ワグナー
Original Assignee
インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション filed Critical インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション
Publication of JPS62197986A publication Critical patent/JPS62197986A/ja
Publication of JPH07107796B2 publication Critical patent/JPH07107796B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、RAMセルに関し、具体的には、ワード線およ
びビツト線とそれらに接続された読取り回路によつてア
ドレツシングを行なう、スタテイツク集積メモリ・アレ
イで使用されるような、完全にスタテイツクな非クロツ
ク・メモリ・セルに関する。
B.従来技術 実際には、ダイナミツク・メモリ・セルとクロツク・ス
タテイツク・メモリ・セルとダイナミツク・非クロツク
・スタテイツク・メモリ・セルは区別されている。ダイ
ナミツク・メモリ・セルは、最小の空間しか占有しない
ので、容易に低コストで製造できる。しかし、再生サイ
クルを厳密なタイム・パターンの範囲内で実施しなけれ
ばならないという欠点がある。こうしたセルの代表的な
応用例は、コンピユータ・システムの主記憶装置や高解
像度図形表示装置のビデオ再生バツフアである。こうし
た応用例では、定期的に反復する再生サイクルが容易に
マスクできる。たとえば、CACHEメモリ、DLATメモリま
たはDLSメモリのように、こうしたマスキングが不可能
な場合には、それよりもずつと精巧なクロツク・スタテ
イツク・セルまたは非クロツク・スタテイツク・セルを
使用しなければならない。
CACHEメモリは、主プログラムの現在CPUが処理中の部分
を含んでおり、コンピユータ・システムの処理速度の遅
い主メモリとCPUの間の高速バツフアとして使用されて
いる。こうしたメモリは、たいていの場合容量は限られ
ているが、非常に迅速に動作しなければならず、また、
それに対するアクセスが再生サイクルなどによつて中断
されてはならない。CPUはCACHEメモリと直接連絡するの
で、データ処理速度はCACHEメモリによつて決まる。現
況技術のマイクロプロセツサ設計では、こうしたメモリ
はしばしばチツプ上に集積されており（埋込みアレ
イ）、したがつてアクセス時間の他に、電源に対する要
件も重要なパラメータである。DLAT（直接ルツク・アサ
イド・テーブル）メモリは、長いワード長と限られた容
量を有するように編成されることが多いが、仮想記憶コ
ンセプトで使用される物理アドレス生成用の変換テーブ
ルを備えている。DLATメモリは、CACHEおよび主メモリ
のアドレスを計算するのに使用されるので、CPUのデー
タ処理速度はそれらのメモリによつて決まる。同じこと
が、命令生成用のマイクロコードを記憶しているDLSメ
モリ（データ局所記憶）にも当てはまる。
周辺装置から見て、クロツク・スタテイツク・メモリ
は、（たとえば、アドレスとデータがいつ安定するかを
指示する信号が必要な）厳密なタイム・パターンの範囲
内で制御しなければならないので、複合VLSIチツプ内の
上記の埋込みアレイなど、多くの応用例では、非クロツ
ク・スタテイツク・セルを有するメモリを使用すること
が不可欠である。アクセス時間が有限であることを除け
ば、後者の型式のメモリの動作は、時間特性の点では制
限されていない。
非クロツク・スタテイツク・メモリ・セルは周知であ
る。IBMテクニカル・デイスクロージヤ・ブリテイン、V
ol.17、No.11、1975年４月、pp.3338-3339には、２本の
ビツト線と１本のワード線を持つ６トランジスタ式CMOS
セルとして実現されている非クロツク・スタテイツク・
メモリ・セルのコンセプトが記載されている。
このような設計のメモリ・アレイには、選択されたワー
ド線のすべてのセルに直流電流が流れるという欠点があ
る。直流電流の経路は、更にセンス増幅器を通つて伸び
る。したがつて、この回路コンセプトで設計されたメモ
リ・アレイは、クロツク・メモリ・アレイに比べて大電
力が必要である。ワード長が大きい場合、すなわち、多
数のセルが一本のワード線に接続されている場合、特に
そうである。
微分FET増幅器は利得定数が小さいので、メモリの内容
を読取るのに２段センス増幅器が必要であり、したがつ
て、アクセス時間が増える。
既知の回路コンセプトの別の欠点は、やはりクロツク・
スタテイツク・メモリに関連しているが、アドレスの変
化に応じてメモリ・セルが重複して選択される危険、お
よびビツト線容量の影響によつてセルの内容を誤まつて
変更される危険があることである。こうした危険は、周
辺回路を追加することによつて、それぞれの場合に矯正
しなければならない。
ビツト線とセルの間での「混線」を防止する非クロツク
・スタテイツク・メモリ・セルの実施例は、ユー・バイ
テインガ（U.Baitinger）等が、IBMテクニカル・デイク
ロージヤ・ブルテイン、Vol.14、No.12、1972年、pp.36
40-3641に記載している。しかしながら、そのコンセプ
トでは、必要電力量が大きく、動作が遅いセンス増幅器
の問題点は解決されない。
C.発明が解決しようとする問題点 本願で請求される発明は、選択されたワード線上のすべ
ての大きな所要電力量、精巧なセンス増幅器によつても
たらされる長いアクセス時間、重複選択の危険性、ビツ
ト線容量の影響によつてセル内容が誤つて変更する危険
性など上記の欠点のない、非クロツク・スタテイツク・
メモリ・セルを実現する問題を解決するものである。
D.問題点を解決するための手段 本発明によると、上記の従来技術の６トランジスタ・セ
ルなどのセルに、追加的にビツト線駆動／分離手段が設
けられる。本発明の別の態様には、センス増幅器の代わ
りに単純な構成のデータ出力ドライバ・ステージを設け
ること、一対のビツト線の代わりに読取りビツト線BLR
と書込みビツト線BLWから成る母線を用いることがあ
る。
本発明は、セルがビツト線駆動／分離ステージによつて
母線から分離されているので、選択されたワード線上の
セルが予備電流の他に電力を必要としない、という利点
がある。ビツト線の対を読取りビツト線BLRと書込みビ
ツト線BLWに分け、セル・ノードをビツト線駆動または
分離ステージを介してビツト線から結合することによつ
て、セルの重複選択および読取りビツト（BLR）とセル
の間の混線が無くなる。ビツト線用の事前充電トランジ
スタも削除できる。センス増幅器はデータ出力ステージ
で置き換えられているので、アクセス時間が短縮され
る。
周辺回路をなくし、各ビツト線対ごとに１つずつ必要で
あり、特にワード長の大きなメモリ・アレイではかなり
費用がかかる、センス増幅器を単純化することによつ
て、各セルごとにビツト線駆動および分離ステージを追
加することによる余分の費用が十分に補償される。
E.実施例 第１図によれば、CMOS型セルは、双安定スイツチ回路か
ら構成されている。この回路を以後フリツプ・フロツプ
と呼ぶが、本実施例では４つの相互に接続されたトラン
ジスタT1、T2、T3、T4から構成されている。フリツプ・
フロツプの２つのノードN1とN2は、別のスイツチ素子を
経て、書込みビツト線BLWと読取りビツト線BLRからなる
母線に接続されている。ノードN1は、入出力スイツチ素
子として使用されるトランジスタT5を経て、母線の一本
の線、書込みビツト線BLWに接続されている。本発明に
よると、ノードN2は、インバータとして接続されている
２つのトランジスタT7とT8から成る特定のビツト線駆動
／分離ステージに連結されている。トランジスタT7とT8
のノードN3は、別の入出力スイツチ素子すなわちトラン
ジスタT6を経て、母線のもう１本の線、読取りビツト線
に連結されている。追加のビツト線駆動／分離ステージ
が設けられている結果、ビツト線ロード装置は不必要に
なり、選択されたワード線に沿つたすべてのセル中で寄
生直流経路の発生が防止される。かかる経路は、トラン
ジスタT6を経てノードN2に至るものである。更に、T7と
T8に必要な面積とT1、T2、T3およびT4のレイアウトで省
略された面積の間で、部分的に相殺が得られる。これら
の装置はもはや設計上の制限をうけず、最小限の設計値
に減らすことができる。トランジスタT5は、書込み中に
特定のセルを選択し、トランジスタT6は、読取り中に特
定のセルを選択する働きをする。トランジスタT5は、書
込みワード線WLWによつてゲートされ、トランジスタT6
は、読取りワード線WLRによつてゲートされる。読取り
ビツト線BLRの状況は、データ出力ステージを経て周辺
回路に送られる。このデータ出力ステージは、本実施例
では、トランジスタT9、T10およびT11、T13から成る２
つのカスケード式インバータ・ステージ、および別のス
イツチ素子、およびビツト線駆動または分離ステージの
ノードN4からゲートされるトランジスタT12から構成さ
れる駆動ステージの形を取る。トランジスタT12の２つ
のゲートされる電極のうち、一つは電源電圧VHに接続さ
れ、もう一つは読取りビツト線BLRに接続されている。
選択されたセルの「高」レベル読取り中に（電位は読取
りビツト線BLRを基準としてみたもの）、トランジスタT
12は読取りビツト線BLRを電源電圧VHの電位まで充電す
るが、選択されたセルだけでは、読取りビツト線BLRをV
H-VTの電位までしか充電できない。ただし、VTは、トラ
ンジスタT6のしきい電圧である。この場合、第５図に示
すように、読取りビツト線BLRが「高」レベルにある
間、直流電流がデータ出力ステージの第１インバータ・
ステージのトランジスタT11とT13を流れる。
第２図では、NMOS型セルは、フリツプ・フロツプから構
成されている。このフリツプ・フロツプは、本実施例で
は、相互に接続された２つのトランジスタT21とT22およ
び２つの抵抗R1とR2から構成されている。この抵抗R1と
R2は、フリツプ・フロツプのそれらに関連するノードN2
1とN22を、電源電圧VHに接続している。フリツプ・フロ
ツプの２つのノードN21とN22は、それぞれ別の入出力ス
イツチ素子T23とT24を経て、書込みビツト線BLWと読取
りビツト線BLRに接続されている。ノードN22は、２つの
トランジスタT25とT26から成る特定のビツト線駆動／分
離ステージに連結されている。このトランジスタT25とT
26は、その制御電極が、電源電圧VHおよび接地電圧GND
に直列接続されている。２つのトランジスタT25とT26は
それぞれ、セルの内容に応じて、一方のトランジスタが
低抵抗状態になり、他方のトランジスタが高抵抗状態に
なるように、関連するフリツプ・フロツプのノードから
制御される。第２図の実施例では、トランジスタT25は
ノードN21から制御され、トランジスタT26はノードN22
から制御される。トランジスタT25とT26のノードN23
は、別のスイツチ素子、すなわちトランジスタT24を経
て、読取りビツト線BLRに接続されている。トランジス
タT23は、書込み中に特定のセルを選択し、トランジス
タT24は読取り中にセルを選択する働きをする。トラン
ジスタT23は、書込みワード線WLWによつてゲートされ、
トランジスタT24は読取りワード線WLRによつてゲートさ
れる。読取りビツト線BLRの状況が、データ出力ステー
ジを経て、周辺回路に転送される。データ出力ステージ
は、読取りビツト線BLRによつて制御されるが、スイツ
チ、この例では、２つのゲート電極の一方が接地電圧GN
Dに接続され、もう一方が抵抗R3を経て電源電圧VHに接
続されている、電界効果トランジスタT27から構成され
ている。
抵抗R1ないしR3は、ポリシリコン製とするのが好ましい
が、電界効果トランジスタの形を取ることもできる。ト
ランジスタがエンハンスメント型の場合、それらのゲー
トは、電源電圧VHに接続されているトランジスタ電極に
連結されている。また、デプリーシヨン型の場合、それ
らのゲートは、他の電極に接続されている。
書込みと読取りはどちらの型のセル（CMOSとNMOS）でも
同様に処理される。書込み中、CMOS型（第１図）のトラ
ンジスタT5（およびNMOS型のトランジスタT23、第２
図）が、書込みワード線WLWの適切なレベル（この実施
例では、正レベル）によつて導通状態に切換えられる。
次いで、論理「低」または「高」に相当する電圧がセル
・ノードN1（NMOS型のノードN21）の書込みビツト線BLW
によつて調整される。読取り中は、CMOS型のトランジス
タT6（およびNMOS型のトランジスタT24）が、読取りワ
ード線WLRによつて、導通状態に切換えられる。次い
で、セルの内容に応じて、ビツト線駆動または分離ステ
ージ（CMOS型の実施例では、トランジスタT7とT8、NMOS
型では、トランジスタT25とT26）が、読取りビツト線BL
Rを充電して、論理「高」または「低」にし、それぞれ
のレベルが、データ出力ステージ（CMOS型のトランジス
タT9からT13およびNMOS型の抵抗R3とトランジスタT27）
を経て、周辺回路に伝送される。
第３図の電圧−時間図は、「高」から「低」への書込み
動作の複数の電圧曲線（電圧は第１図のノードN1を基準
にしている）を示したもので、書込みワード線の電圧変
化(UWLW)、ノードN1のほとんど瞬時の応答(UN1)、およ
びノードN2のやや遅れた応答(UN5)によつて開始され
る。
第４図の電圧−時間図は「低」から「高」への書込み動
作の電圧曲線を示したもので、書込みワード線の電圧変
化WLW(UWLW)、および第３図の場合と比べて、遅いノー
ドN1とN2の応答(UN1とUN2)によつて開始される。UN1の
曲線の中心部の降下後の急勾配の上昇は、フリツプ・フ
ロツプのフイードバツク効果によつて引き起こされるも
のである。
第５図の電圧−時間図は、読取りワード線WLR(UWLR)、
固有キヤパシタンスによつてもたらされる読取りビツト
線BLR(UBLR)の遅い応答(UBLR)、およびデータ出力ステ
ージのヒステリシス特性によつてもたらされる出力端末
での迅速な応答(UN5)の（読取りビツト線BLRに関する
「高」レベル読取り中の）電圧曲線を示す。この線図の
ほぼ中央で、曲線UBLRと曲線Ｉが２つのグラフに分かれ
ている。これは、第１図のトランジスタT12の影響を示
すもので、UBLR曲線の下側のグラフとＩ曲線の上側のグ
ラフは、トランジスタT12がない状態を示す。読取りビ
ツト線BLR(UBLR)の電圧は、VH-VTの値まで上昇するだけ
で、電流は継続的に流れを続ける。他の２つのグラフ
は、読取りビツト線BLRがトランジスタT12によつて電源
電圧VHまで充電される経過、およびそれに応答して、電
流流入量が無視できる値にまで減少する経過を示してい
る。
第５図と同様に、第６図の電圧−時間図は、読取りワー
ド線WLR(UWLR)および、第５図と同様に、読取りビツト
線BLR(UBLR)の遅い応答およびデータ出力ステージの出
力端末での迅速な応答(UN5)の（読取りビツト線BLRに関
して「低」レベル読取り中の）電圧曲線を示す。
F.発明の効果 本発明は、セルがビツト線駆動／分離ステージによつて
母線から分離されているので、選択されたワード線上の
セルが予備電流の他に電力を必要としない、という利点
がある。ビツト線の対を読取りビツト線BLRと書込みビ
ツト線BLWに分け、セル・ノードをビツト線駆動または
分離ステージを介してビツト線から減結合することによ
つて、セルの重複選択および読取りビツト（BLR）とセ
ルの間の混線が無くなる。ビツト線用の事前充電トラン
ジスタも削除できる。センス増幅器はデータ出力ステー
ジで置き換えられているので、アクセス時間が短縮され
る。
周辺回路をなくし、各ビツト線対ごとに１つずつ必要で
あり、特にワード長の大きなメモリ・アレイではかなり
費用がかかる。センス増幅器を単純化することによつ
て、各セルごとにビツト線駆動および分離ステージを追
加することによる余分の費用が十分に補償される。
【図面の簡単な説明】
第１図は、集積されたビツト線駆動／分離ステージ、お
よび読取りビツト線BLRのデータ出力ドライバを備え
た、CMOS技術で設計された本発明によるメモリ・セルの
図、 第２図は、NMOS技術による第１図のメモリ・セルの図、 第３図は、CMOS技術によるセルのノードN1に関する
「高」から「低」への書込み操作のタイミング図、 第４図は、逆方向の書込み処理の第３図と同様のタイミ
ング図、 第５図は、第３図のセルの読取りビツト線BLRに関する
「高」レベル読取り操作のタイミング図、 第６図は、読取りビツト線BLRに関する「低」レベル読
取り操作の第５図と同様のタイミング図である。 T3、T4……フリツプフロツプのスイツチ装置をなすトラ
ンジスタ、T1、T2……フリツプフロツプの負荷装置をな
すトランジスタ、T5、T6……入出力スイツチ要素をなす
トランジスタ、T7、T8……ビツト線駆動分離段をなすト
ランジスタ。
フロントページの続き (72)発明者 オツトー・ワグナー ドイツ連邦共和国7031アルトドルフ、ビユ ツヘンベーク36／１番地 (56)参考文献 特開 昭51−62631（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】FET（T3）および対応する負荷装置（T1）
    の直列回路を、同様なFET（T4）および対応する負荷装
    置（T2）の直列回路に交差接続してなるフリップフロッ
    プを具備し、上記直列回路の一方の直列接続点（N1）を
    入力FET（T5）の主通路を介してワード線（WLW）および
    ビット線（BLW）に接続し、さらに上記直列回路の他方
    の直列接続点（N2）を少なくとも出力FET（T6）の主通
    路を介してワード線（WLR）およびビット線（BLR）に接
    続してなる集積半導体メモリ・セルを複数個有してなる
    非クロック・スタティック・メモリ・アレイにおいて、
    上記出力FET（T6）および対応する直列接続点（N2）の
    間に、FET（T8）および対応する負荷装置（T7）の付加
    的な直列回路を設け、上記付加的な直列回路のFET（T
    8）の制御端子に上記出力FET（T6）に対応する直列接続
    点（N2）を接続し、上記付加的な直列回路の直列接続点
    （N3）を上記出力FET（T6）の入力端に接続したことを
    特徴とする非クロック・スタティック・メモリ・アレ
    イ。
JP62002010A 1986-02-21 1987-01-09 非クロック・スタティック・メモリ・アレイ Expired - Lifetime JPH07107796B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP86102277A EP0233968B1 (en) 1986-02-21 1986-02-21 Non-clocked static memory cell
EP86102277.0 1986-02-21

Publications (2)

Publication Number Publication Date
JPS62197986A JPS62197986A (ja) 1987-09-01
JPH07107796B2 true JPH07107796B2 (ja) 1995-11-15

Family

ID=8194909

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62002010A Expired - Lifetime JPH07107796B2 (ja) 1986-02-21 1987-01-09 非クロック・スタティック・メモリ・アレイ

Country Status (4)

Country Link
US (1) US4845676A (ja)
EP (1) EP0233968B1 (ja)
JP (1) JPH07107796B2 (ja)
DE (1) DE3675925D1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0365733B1 (en) * 1988-10-28 1994-01-05 International Business Machines Corporation Reprogrammable logic fuse based on a 6-device SRAM cell for logic arrays
US4995001A (en) * 1988-10-31 1991-02-19 International Business Machines Corporation Memory cell and read circuit
US5040146A (en) * 1989-04-21 1991-08-13 Siemens Aktiengesellschaft Static memory cell
US5093809A (en) * 1989-04-21 1992-03-03 Siemens Aktiengesellschaft Static memory having pipeline registers
SG90004A1 (en) * 1990-01-24 2002-07-23 Seiko Epson Corp Semiconductor memory device and data processing device using the same
JP2987193B2 (ja) * 1990-11-20 1999-12-06 富士通株式会社 半導体記憶装置
US5384730A (en) * 1991-05-31 1995-01-24 Thunderbird Technologies, Inc. Coincident activation of pass transistors in a random access memory
US5265047A (en) * 1992-03-09 1993-11-23 Monolithic System Technology High density SRAM circuit with single-ended memory cells
US5365480A (en) * 1992-05-28 1994-11-15 Nec Corporation Memory cells and a memory apparatus using them
US5384504A (en) * 1992-10-22 1995-01-24 Dickinson; Alexander G. Sense amplifier powered from bit lines and having regeneratively cross-coupling means
DE19548053A1 (de) * 1995-12-21 1997-07-03 Siemens Ag Verfahren zum Betrieb einer SRAM MOS-Transistor Speicherzelle
US5808933A (en) * 1997-03-28 1998-09-15 International Business Machines Corporation Zero-write-cycle memory cell apparatus
US6097651A (en) * 1999-06-30 2000-08-01 Quicklogic Corporation Precharge circuitry in RAM circuit

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5518994B2 (ja) * 1974-11-28 1980-05-22
DE2967103D1 (en) * 1978-10-03 1984-08-16 Tokyo Shibaura Electric Co Semiconductor memory device
JPS5567993A (en) * 1978-11-14 1980-05-22 Fujitsu Ltd Semiconductor memory unit
JPS5644194A (en) * 1979-09-19 1981-04-23 Toshiba Corp Memory device
US4380055A (en) * 1980-12-24 1983-04-12 Mostek Corporation Static RAM memory cell
JPS58133024A (ja) * 1982-02-03 1983-08-08 Nec Corp バツフア回路
US4527255A (en) * 1982-07-06 1985-07-02 Signetics Corporation Non-volatile static random-access memory cell
US4499558A (en) * 1983-02-04 1985-02-12 General Electric Company Five-transistor static memory cell implemental in CMOS/bulk
JPS60134461A (ja) * 1983-12-23 1985-07-17 Hitachi Ltd 半導体記憶装置
FR2562705B1 (fr) * 1984-04-06 1986-06-27 Thomson Csf Mat Tel Cellule elementaire de memoire vive, et memoire vive realisee par association de telles cellules elementaires
SU1285534A1 (ru) * 1985-03-29 1987-01-23 Предприятие П/Я Х-5737 Запоминающее устройство на КМДП транзисторах

Also Published As

Publication number Publication date
DE3675925D1 (de) 1991-01-10
JPS62197986A (ja) 1987-09-01
US4845676A (en) 1989-07-04
EP0233968A1 (en) 1987-09-02
EP0233968B1 (en) 1990-11-28

Similar Documents

Publication Publication Date Title
US5241503A (en) Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers
US6259623B1 (en) Static random access memory (SRAM) circuit
US6522163B1 (en) Apparatus and method for coupling a first node to a second node using switches which are selectively clocked for fast switching times
US4062000A (en) Current sense amp for static memory cell
US4984206A (en) Random access memory with reduced access time in reading operation and operating method thereof
US6262912B1 (en) Single ended simplex dual port memory cell
US4031522A (en) Ultra high sensitivity sense amplifier for memories employing single transistor cells
JPH0422318B2 (ja)
JPS6044751B2 (ja) 動的半導体メモリ
EP0124868B1 (en) Semiconductor memory
JPH07107796B2 (ja) 非クロック・スタティック・メモリ・アレイ
US20040125683A1 (en) Semiconductor integrated circuit device
EP0068116A2 (en) Memory array
US5644548A (en) Dynamic random access memory having bipolar and C-MOS transistor
US4598389A (en) Single-ended CMOS sense amplifier
US6683475B2 (en) High speed digital signal buffer and method
US5901079A (en) Skewed memory cell apparatus and method
JPS6362839B2 (ja)
EP0473819A1 (en) Multiport memory cell
JP2523736B2 (ja) 半導体記憶装置
JPH0697393A (ja) ２ポートｒａｍセル
JP2623462B2 (ja) 半導体記憶装置
JPH07147086A (ja) ダイナミック型半導体記憶装置
JPH054753B2 (ja)
JPS60151895A (ja) 半導体メモリ