SU1285534A1

SU1285534A1 - Запоминающее устройство на КМДП транзисторах

Info

Publication number: SU1285534A1
Application number: SU853879255A
Authority: SU
Inventors: Светлана Васильевна Высочина; Анатолий Федорович Хоменко; Александр Григорьевич Солод; Александр Максимович Копытов
Original assignee: Предприятие П/Я Х-5737
Priority date: 1985-03-29
Filing date: 1985-03-29
Publication date: 1987-01-23

Abstract

Изобретение относитс к вычислительной технике и может быть применено дл разработки схем пам ти. Целью изобретени вл етс повьше- ние быстродействи . Поставленна цель достигаетс тем, что в устройство введены элементы И-НЕ 6 с соответствующими св з ми. В, режиме выборки элемент И-НЕ 6 выключает разр дные коммутаторы 2 после того, как на входах-выходах триггера 3 по витс информаци . Таким образом, триггер 3 оказываетс отключенным от разр дных шин 8, 9 матричного накопител 1 и не перезар жает большие паразитные емкости этих шин, что приводит к повьшений быстродействи . 2 ил.

Description

(Л С

tc

сх

СП

ел

оо 1

10

f5

20

25

Изобретение относитс к вычислительной технике и может быть приме- нено дл разработки схем пам ти.

Цель изобретени - повышение быстродействи устройства.

На фиг. 1 представлена принципиальна электрическа схема устройства; на фиг, 2 - временна диаграмма.

Запоминающее устройство содержит матричный накопитель 1, разр дный коммутатор 2, триггер-защелку 3, блок

4ключей, формирователь 5 импульсов , элемент И-НЕ 6 на два входа.

Адресные шины 7.матричного накопител 1 вл ютс входами первой группы устройства, а разр дные шины 8 и 9 накопител подключены к разр дного коммутатора 2, выходы 10 и 11 которого соединены с входами-выходами триггера-защелки 3, а управл ющие входы 12 коммутатора 2 соединены с выходами элементов И-НЕ 6 на два входа. Управл ющий вход 13 триггера-защелки 3 соединен с выходом формировател 5 импульсов, вход которого соединен с выходом блока 4 ключей, входы которых соединены с пшнами 7 входов первой группы устройства . Первые входы элементов И-НЕ 6 соединены с выходом формировател

5импульсов, вторые входы вл ютс входами 14 второй группы устройства, а выходы элементов И-НЕ соединены с входами разр дного коммутатора 2.

Устройство работает следующим образом .

Пусть в выбранной с помощью входов 7 первой группы устройства и входов 14 второй группы устройства чейке записана така информаци , что при подключении чейки к разр дным шинам на пшне 8 потенциал падает, а на щине 9 - растет. На управл ющие входы 12 разр дного коммутатора при этом поступает положительньм потенциал , который передает этот потенциал на входы-выходы триггера-защелки, устанавлива на выходе 10 потенциал меньше, чем на выходе 11,

Одновременно сигнал с входов первой группы устройства поступает на адресные шины накопител , на конце которых находитс блок 4 ключей. Транзистор блока 4 ключей, соответствующий выбранной адресной шине, от- крываетс и на выходе формировател

12855342

5 импульсов вырабатываетс импульс положительной пол рности, который,

30

35

40

45

50

поступа на вход элемента И-НЕ 6, устанавливает на его выходе 12 нуле вой потенциал, закрывающий транзист ры разр дного коммутатора. Разр дны шины отключаютс от входов-выходов триггера-защелки. Одновременно стро бирующий импульс с выхода формирова тел 5 импульсов осуществл ет подкл чение триггера-защелки к общей шине и установку на выходе 10 нулевого п тенциала, а на выходе 11 - потенциа ла, равного напр жению источника пи тани . Информаци , записанна в че ке пам ти, оказываетс переписанной в триггер-защелку.

Врем по влени стробирующего .им пульса на выходе формировател 5 оп редел етс временем распространени сигнала первой группы устройства по адресной шине накопител . Элемент обеспечивает отключение разр д ных шин, имеющих существенную паразитную емкость, от входов-выходов триггера-защелки при считывании информации , что увеличивает скорость переключени триггера-защелки и сле довательно быстродействие схемы.

Claims

Формула изобретени

Запоминающее устройство на КМДП- транзисторах,; содержащее матричный накопитель, адресные шины которого вл ютс входами первой группы устройства , а разр дные шины подключены к разр дному коммутатору, блок ключей, триггер-защелку, входы-выхо ды которого вл ютс числовыми выхо дами устройства и соединены с выходами разр дного коммутатора, формирователь импульсов, выход которого соединен с управл ющим входом триггера-защелки, а вход - с выходо блока ключей, входы которого соедин ны с адресными шинами матричного на копител , отличающеес тем, что, с целью повьш1ени быстродействи устройства, в него введены элементы И-НЕ, первые входы которых вл ютс входами второй группы устройства , вторые входы соединены с в ходом формировател импульсов, а вы ходы подключены к входам разр дного коммутатора.

5

0

5

0

5

0

5

0

поступа на вход элемента И-НЕ 6, устанавливает на его выходе 12 нулевой потенциал, закрывающий транзисторы разр дного коммутатора. Разр дные шины отключаютс от входов-выходов триггера-защелки. Одновременно стро- бирующий импульс с выхода формировател 5 импульсов осуществл ет подключение триггера-защелки к общей шине и установку на выходе 10 нулевого потенциала , а на выходе 11 - потенциала , равного напр жению источника питани . Информаци , записанна в чейке пам ти, оказываетс переписанной в триггер-защелку.

Врем по влени стробирующего .импульса на выходе формировател 5 определ етс временем распространени сигнала первой группы устройства по адресной шине накопител . Элемент обеспечивает отключение разр дных шин, имеющих существенную паразитную емкость, от входов-выходов триггера-защелки при считывании информации , что увеличивает скорость переключени триггера-защелки и следовательно быстродействие схемы.

Формула изобретени

Запоминающее устройство на КМДП- транзисторах,; содержащее матричный накопитель, адресные шины которого вл ютс входами первой группы устройства , а разр дные шины подключены к разр дному коммутатору, блок ключей, триггер-защелку, входы-выходы которого вл ютс числовыми выходами устройства и соединены с выходами разр дного коммутатора, формирователь импульсов, выход которого соединен с управл ющим входом триггера-защелки, а вход - с выходом блока ключей, входы которого соединены с адресными шинами матричного накопител , отличающеес тем, что, с целью повьш1ени быстродействи устройства, в него введены элементы И-НЕ, первые входы которых вл ютс входами второй группы устройства , вторые входы соединены с выходом формировател импульсов, а выходы подключены к входам разр дного коммутатора.

LL, f3

и

/2

и

11

и

10