SU1429167A1

SU1429167A1 - Оперативное запоминающее устройство

Info

Publication number: SU1429167A1
Application number: SU874176680A
Authority: SU
Inventors: Николай Николаевич Брагин; Эдмунд Эдмундович Тенк
Original assignee: Организация П/Я Х-5263
Priority date: 1987-01-06
Filing date: 1987-01-06
Publication date: 1988-10-07

Abstract

Изобретение относитс к вычислительной технике, Б частности к устройствам пам ти на полупроводниковых приборах. Целью изобретени вл етс повьшение быстродействи оперативного запоминающего устройства. Устройство содержит матричный накопитель 1, разр дный коммутатор 2, элемент 3 задержки , одновибратор 4, триггер 5, , ключевые элементы 6, 7 МДП-транзисто- рЫ 8, 9, конденсаторы 10 и 11 разделительных элементов, ключевой элемент 12, элемент 13 пам ти, разр дные шины 14, шину 19 нулевого потенциала , шину 26 питани . Элемент задержки вьшолнен на МДП-транзисторах 21, а триггер 5,- на МДП-транзисторах 22-25. 1 ил. - .f ю

Description

Изобретение относитс к вычислительной технике, в частности к устройствам пам ти на полупроводниковых приборах.

Целью изобретени вл етс повышение быстродействи оперативного запоминающего устройства.

На чертеже представлена структурна схема предлагаемого устройства.

Устройство содержит матричный накопитель 1, разр дный коммутатор 2, элемент 3 задержки, одновибратор 4, триггер 5, первьй 6 и второй 7 ключевые элементы5 МДП-транзисторы, 8 и 9 и конденсаторы 10 и 11 первого и второго разделительных элементов, третий ключевой элемент 12, элемент 13 пам ти, разр дные шины 14, адресные входы 15 первой группы устройст- ва, адресные входы 16 второй группы устройства, вход 17 разрешени считывани устройства, выходы 18 устройства , шину 19 нулевого потенциала устройства и информационные входы 20 устройства. Элемент 3 задержки вьшол- нен на МДП-транзисторах 21, а триггер 5 - на МДП-транзисторах 22-25. Устройство также содержит шину 26 питани .

Устройство работает следующим образом.

При отсутствии обращений разр дные шины 14 зар жены от внешнего источника напр жени , а входы-выходы триггера 5 соединены через третий ключевой элемент 12, открытый сигналом по входу 17. Кроме того, первый и второй ключевые элементы 6 и 7, которые открыты в это врем сигналом поступающим от одновибратора 4, замыкают между собой затворы и стоки транзисторов 8 и 9 соотвественно. Триггер. 5 и транзисторы 8 и 9 образуют RS-триггер с разделенными входа ми и выходами. Входами RS-триггера вл ютс затворы транзисторов 8 и 9, а выходами - входы-выходы трихтера 5 Б случае, когда ключевые элементы 6, 7 и 12 открыты, RS-триггер находитс в режиме ожидани , когда его входы и выходы имеют один.и тот же потенциал При обращении к устройству возбуж даетс один из входов 15 первой груп пы, возбужда соответствующую адресную шину матричного накопител 1 и вход элемента 3 задержки, а также один из входов 16 вто.рой группы. В режиме считывани одна из разр дных

0 5

5 0 5

0

шин 14 в каждом столбце матричного накопител 1 разр жаетс через соот- ветствуюшлй элемент 13 пам ти накопител 1, а разр дна шина 14 элемента 3 задержки разр жаетс через один из транзисторов 21, соединенный с возбуждаемым адресным входом 15 накопител 1. Разр д шины 14 элемента 3 задержки (врем зар да регулируетс параметрами транзисторов 21) происходит значительно быстрее разр да шин 14 накопител 1. По окончании разр да шины 14 элемента 3 задержки одно- вибратор 4 вырабатывает управл ющий сигнал, запираюшлй транзисторы ключевых элементов 6 и 7. Транзистор третьего ключевого элемента 12 также запираетс сигналом, подаваемым на управл ющий вход 17 устройства. На входах RS-триггё ра (затворах транзисторов 8 и 9) через разделительные конденсаторы 10 и 11 устанавливаютс потенциалы, соответствующие состо нию выбранной пары разр дных шин 14 накопител 1. В триггере 5 начинает работать положительна обратна св зь, устанавлива его в устойчивое состо ние. Далее информаци с входов- выходов триггера 5 поступает на выходы 18 устройства. В режиме записи возбуждаетс один из входов 15 первой группы, а также один из входов 16 второй группы устройства. При этом информаци , имеюща с на информационных входах 20 устройства, через разр дный коммутатор 2 поступает на одну из.пар разр дных шин 14 матричного накопител 1 и устанавливает элемент 13 пам ти, подключенный по данному адресу, в соответствующее состо ние.

Claims

Формула изобретени

Оперативное запоминающее устройство , содержащее матричный накопитель , адресные шины которого вл ютс первой группой адресных входов устройства, разр дный коммутатор, информационные входы которого вл ютс информационными входами устройства ., входы выборки - второй группой адресных входов устройства, а выходы разр дного коммутатора подключены к соответствующим разр дным шинам матричного, накопител , элемент задержки , входы которого подключены к соответствующим адресным шинам матричного накопител , одновибратор.

вход которого соединен с выходом элемента задержки, первый и второй ключевые элементы на МДП-транзисто- рах, затворы которых соединены с выходом одновибратора, триггер,.входы- выходы которого вл ютс выходами устройства и соединены с истоками МДП-транзисторов первого и второго ключевых элементов соответственно, третий ключевой элемент на МДП-тран- зисторе, исток и сток которого соединены с первым и вторым входами-выходами триггера соответственно, а затвор вл етс входом разрешени считывани устройства, отличающеес тем, что, с целью повьше

ни быстродействи устройства, оно содержит разделительные элементы, выполненные на конденсаторах и МДП- TpaH3HCTOpaXj истоки которых подключены к шине нулевого потенциала устройства , стоки соединены, с первым и вторым входами-выходами триггера соответственно , а затворы - с первыми обкладками соответствующих конденсаторов и со стоками МДП-транзисторов первого и второго ключевых элементов соответственно, вторые обкладки конденсаторов разделительных элементов соединены с соответствующими информационными входами разр дного коммутатора .