SU1109804A1

SU1109804A1 - Запоминающее устройство

Info

Publication number: SU1109804A1
Application number: SU823526159A
Authority: SU
Inventors: Эдмунд Эдмундович Тенк
Original assignee: Организация П/Я Х-5263
Priority date: 1982-07-06
Filing date: 1982-07-06
Publication date: 1984-08-23

Abstract

ЗАПОМИНАИЦЕЕ УСТРОЙСТВО, содержа11 ее матричный накопитель, адресные шины которого вл ютс входами первой группы устройства, разр д: .j QCIJI ные шины подключены к разр дному крммутатору , управл ющие входы которого вл ютс входами второй группы устройства , триггер, входы-выходы которого вл ютс числовыми выходами устройства , формирователь импульсов, рыход которого соединен со стробирующим входом триггера, а вход соединен с выходом блока ключей, отличающ ее с тем, что, с целью уменьшени потребл емой мощности, входывыходы триггера соединены с выходами разр дного когмутатора, а входы блока ключей соединены с адресными шинами накопител . г (Л П f 11 и СО 00

Description

. Изобретение относится к вычислительной технике, в частности к устройствам памяти на полупроводниковых приборах.

Известны запоминающие устройства£11

Недостатки таких устройств - сравнительно низкое быстродействие, большая потребляемая мощность.

Известны также запоминающие устройства, которые с целью повышения быстродействия содержат триггер в каждом столбце матричного накопителя и схему управления этими триггерами, состоящую из эталонной строки ячеек памяти и усилителя управляющего импульса £2].

Недостатком известного устройства является большая потребляемая мощность, обусловленная разрядом одной из разрядных шин в каждом столбце матрицы накопителя.

Целью изобретения является снижение потребляемой мощности запоминающего устройства (ЗУ).

Поставленная цель достигается тем, что в ЗУ, содержащем матричный накопитель, адресные шины которого являются входами первой группы устройства, разрядные шины подключены к разрядному коммутатору, управляющие входы которого являются входами второй группы устройства, триггер, входывыходы которого являются числовыми выходами устройства, формирователь импульсов, выход которого соединен со стробирующим входом триггера, а вход соединен с выходом блока ключей^ 35 .входа-выхода триггера соединены с выходами разрядного коммутатора, а входы блока ключей соединены с адресными шинами накопителя.

На чертеже представлена структурная схема предлагаемого устройства.

Ячейки 1 памяти соединены с адресными 2 и разрядными 3 шинами, последние подключены к входам разрядного коммутатора 4, выхода которого соедийены с входами-выходами триггера 5 и одновременно являются числовыми входами-выходами устройства, входа блока 6 ключей соединены с адресными шинами 2, а выход - с входом формирователя 7 импульсов, выход которого 50 соединен со стробирующим входом триггера 5. Стоки нагрузочных транзисторров ячеек памяти соединены с источником 8 постоянного питания, затворы транзисторов разрядного коммутатора являются управляющими входами 9 устройства, другим управляющим входом 10 является затвор транзистора предварительного заряда в триггере 5.

Устройство работает следующим образом.

При отсутствии обращения к устройству разрядные шины 3, а также узел истоков ключевых транзисторов в триггере 5 заряжают от внешнего источника. При обращении к устройству возбуждается одна из адресных шин 2 и один из управляющих входов 9. Далеко в режиме считывания одна из разрядных шин 3 в каждом столбце матрицы накопителя разряжается через соответствующую ячейку 1 памяти, а разрядная шина блока 6 ключей разряжается через один из ключей, соединенный с возбужденной адресной шиной 2. Разряд шины 3 блока 6 (время разряда регулируется параметрами ключей блока 6) происходит значительно быстрее разряда шин 3 накопителя. По окончании разряда шины 3 блока б формирователь 7 импульсов вырабатывает управляющий сигнал инициирующий работу триггера 5, который, подключившись к соответствующим разрядным шинам 3 накопителя, значительно ускоряет разряд шины 3 выбранного столбца накопителя. Разрядные шины 3 в остальных столбцах накопителя успевают при этом разрядиться лишь незначительно, что дает возможность значительно сократить энергию, затрачиваемую на предварительный заряд разрядных шин 3. Использование блока ключей не в адресной, а в разрядной части дает возможность сделать устройство нечувствительным к неоднородностям в параметрах адресных шин, так как в предлагаемом устройстве задержка сра** батывания триггера 5 определяется реальной. задержкой ключа из блока 6.

Изобретение позволяет исключить триггер из каждого столбца матрицы накопителя, не ухудшая быстродействия устройства, что позволяет уменьшить габариты устройства и потребляемую мощность.

Claims

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее матричный накопитель, адресные шины которого являются входами первой группы устройства, разряд ные шины подключены к разрядному коммутатору, управлявшие входы которого являются входами второй группы устройства, триггер, входы-выходы которого являются числовыми выходами устройства, формирователь импульсов, рыход которого соединен со стробирующим входом триггера, а вход соединен с выходом блока ключей, отличающ ее с я тем, что, с целью уменьшения потребляемой мощности, входывыходы триггера соединены с выходами разрядного коммутатора, а входы блока ключей соединены с адресными шинами накопителя.