SU680055A2 - Ячейка пам ти дл регистра сдвига - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники/ может найти применение при построении квазистатических регистров сдвига и  вл етс  усовершенствованием иэвест-г ного устройства, описанного в авт. св. 570108.

В ОСНОВНОМ изобретении по авт. св. 570108 описана  чейка пам ти дл  регистра сдвига, содержаща  коммутирующий МДП-транзистор и инвертор , выйспненный на последовательно включенных нагрузочном и ключевом МДП-транзисторах, причем сток нагрузочного МДП-транзистора подключен к шине питани , исток коммутирующего МДП-транзистора подключен к затвору ключевого транзистора, а дток - к тактовой шине и к затвору нагрузочного МДП-транзистора 1.

При последовательном соединении таких  чеек пам ти образуетс  динамический регистр сдвига.

Недостатком известной  чейки пам ти дл  регистра сдвига  вл етс  большое потребление мощности за сче посто нного протекани  тока, так ка один из ключевых транзисторов всегд открыт, а нагрузочные транзисторы открыты посто нно.

Целью дополнительного изобретени   вл етс  уменьшение потребл емой мсадн ос ти.

Поставленна  цель достигаетс  тем, что в  чейку пам ти регистра сдвига по авт. ев. № 570108 введены конденсатор и два дополнительных МДП-транзистора, соединенные тригГерт ной св зью, истоки которых соедине0 ны со стоком ключевого МДП-транзистора , сток перВЪго дополнительного МДП-транзистора через конденсатор подключен к соответствующей тактовой шине, а сток второго дополнительно5 го МДП-транзистора - к шине питани .

Такое техническое решение обеспечивает квазистатический режим работы  чейки пам ти в составе регистра, что значительно уменьшает потребл е0 мую мЬщность, так как токи винверторах текут толькоВО врем  действи  тактовых сигналов.

На фиг. 1 представлена.электрическа  схема  чейки пам ти дл  регистра

5 сдвига; на фиг. 2 - временна  диаграмма сигналов на тактовых шинах.

Устройство выполнено на восьми МДП-транзисторах 1-8 и одном конденсаторе 9. Коммутирующий транзистор 1

0 и инвертор, состо щий из нагрузочного 2 и ключевого 3.транзисторов, образуют первый каскад  чейки, а коммутирующий транзистор 4 и инвертор , СОСТОЯ1ДИЙ из н агрузочного 5 и ключевого 6 транзисторов, - второй каскад. Затвор транзистора 1 соединен с входом 10  чейки, сток соедин с затвором транзистора 2 и подключен к первой тактовой шине 11. Сток транзистора 4 соединен с затвором транзистора 5 и подключен ко второй тактовой шине 12. Сток дополнительного транзистора 7 соединен с затвором транзистора 8 и первым выводом конденсатора 9, второй вывод которого подключен к третьей тактовой шине 13. Затвор транзистора 7 соединен со стоком транзистора 8 и подключен к шине питани  14, к которой подключены стоки транзисторов 2 и 5,. истоки транзисторов 3 и 6 подключены к общей шине 15. Истоки транзисторов 7 и 8 соединены между 9обой и подключены к стоку транзистора 3,  вл ющемус  выходом первого каскада. Сток транзистора 6 служит выходом 1б  чейки.

Если на вход  чейки подано напр жение логического нул , то во врем  действи  тактового сигнала на шине

11транзистор 3 закрыт, а через открытый транзистор 2 происходит зар  узловой емкости 17 на входе второго каскада до напр жени  логической единицы. По окончании действи  тактового сигнала на шине 11 транзистор 2 закрываетс , на узловой емкости 17 запоминаетс  напр жение логической единицы.

На высоких частотах (обычно выше 10 кГц), когда врем  между окончанием тактового сигнала на шине 11 и началом тактового сигнала на шине

12недостаточно дл  разр да токами утечки емкости 17 до напр жени  ниже логической единицы, нет необходимости в подаче тактовых сигналов на шину 13. На низких же частотах, когда пауза между тактовыми сигналами на шине 11 и 12 велика, необходимо подавать тактовые сигналы на шину 13. При этом с помощью конденсатора 9 на затвор транзистора 8 передаетс дополнительное напр жение. Транзистор 8 открываетс , и происходит подзар д емкости 17 от источника питани - 14.

При подаче на шину 12 тактового сигнала открываетс  транзистор б.

так как на затворе транзистора 4 напр жение логической единицыi Поскольку крутизна характеристик транзистора б во много раз выше .крутизны характеристик транзистора 5, на выходе 16  чейки устанавливаетс  напр жение логического нул . Так происходит запись, хранение и сдвиг напр жени  логического нул .

При подаче на вход 10  чейки напр жени  логической единицы во врем  действи  тактового сигнала на шине 11 открываетс  транзистор З.А так как крутизна характеристик транзистора 3 значительно вЬпде крутизны характеристик транзистора 2, узлова  емкость 17 разр жаетс  через открытый транзистор 3 на общую шину до напр жени  логического нул . При этом через посто нно открытый транзистор 7 происходит разр д конденсатора 9. В результате чего под затвором конденсатора 9 исчезает канал, служащий второй обкладкой этого конденсатора. Поэтому при подаче тактовых сигнешов на шину 13 на затвор транзистора 8 не передаетс  дополнительное напр жение. Транзистор 8 закрыт. На узловой емкости 17 хранитс  напр жение логического нул . По приходу тактового сигнала на шину 12 транзистор 6 не откроетс , так как закрыт транзистор 4. В итоге на выходе 16  чейки устанавливаетс  напр жение логической единицы .

Claims (1)

1. Авторское свидетельство СССР

570108, кл. G 11 С 19/28, 03.11.75

(протртип).

J

-.17

tS