RU1783579C - Триггер - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а именно к полупроводниковым цифровым интегральным схемам хранени  информации на основе бипол рных и полевых транзисторов. Цель изобретени  - повышение быстродействи  триггера. Поставленна  цель достигаетс  тем, что он содержит четыре элемента зар да с соответствующими св з ми. Элементы зар да обеспечивают ускоренный перезар д нагрузочных емкостей триггера во врем  переходных процессов. В установившемс  состо нии транзисторы элементов зар да заперты и не оказывают вли ни  на формирование логических уровней в триггере. 1 з.п. ф-лы, 3 ил.

Description

Изобретение относитс  к вычислительной технике, а именно к полупроводниковым цифровым интегральным схемам хранени  информации на основе бипол рных и полевых транзисторов.

Цель изобретени  - повышение быстродействи  триггера.

Поставленна  цель достигаетс  тем, что триггер содержит четыре элемента зар да с соответствующими св з ми.

На фиг. 1 представлена электрическа  схема триггера; на фиг. 2,3- электрические схемы КМДП логических элементов 2И-НЕ и ЗИ-НЕ, вход щих в состав триггера.

Триггер содержит первый элемент И-НЕ 1, второй элемент И-НЕ 2, третий элемент И-НЕ 3, п тый элемент И-НЕ 4, шестой элемент И-НЕ 5. четвертый элемент И-НЕ 6, информационный вход 7 тактовый вход 8, пр мой выход 9, инверсный выход 10, элементы зар да, выполненные на бипол рных

транзисторах 11-14, МДП-транзисторах 15- 25, транзисторах 26-29, шину 30 питани , шину 31 нулевого потенциала, элементы И- НЕ 1-5 выполнены на комплементарных МДП-транзисторах 32-35, а элемент И-НЕ 6 - на комплементарных МДП-транзисторах 36-41.

Триггер на емкостную нагрузку, под- ключенную к выходу 9, функционирует следующим образом. Пусть сигнал на входе 8 равен логическому 0, тогда на выходах элементов 2 и 6 всегда присутствует логическа  1, следовательно, выходна  бистабильна   чейка на элементах 5 и 3 и триггер в целом работают в режиме хранени  информации. Предположим, что на пр мом выходе устройства 9 находитс  сигнал логииеской 1, а на инверсном 10 -логического О, т.е. емкость , нагружающа  пр мой выход устройства 9, зар жена до уровн  напр жени  логической 1. Пока сигнал на входе 8 равен

сл

с

VI 00 (А) СЛ VI Ю

О одна из двух вспомогательных бистабиль- ных  чеек на элементах 1, 2 или 6, 4 всегда находитс  в запрещенном состо нии (в зависимости от логического уровн ,присутствующего на информационном входе 7 устройства), т.е их выходы (выходы элементов 2 и 6) принимают единичное значение. Устанавливающиес  при этом состо ни  вспомогательных бистабильных  чеек определ ютс  уровнем сигнала на входе 7. Пред- положим, что тактовый сигнал принимает единичное значение, когда на информационном входе присутствует логический 0, тогда на первом, второй и третьем входах элемента 6 устанавливаетс  уровень логиче- ской 1, а на его выходе устанавливаетс  сигнал логического 0. Выход логического элемента 2 при этом своего состо ни  (логическа  1) не изменит, поскольку вспомога-; тельна   чейка на элементах 1, 2 сохран ет свое состо ние. Установившиес  уровни сигналов на выходах элементов 2, 6 приведут к переключению логических элементов 3, 5 выходной  чейки и переходу уровн  сигнала на пр мом выходе триггера в состо-  ние логического О. Сигнал логической 1 по витс  одновременно со входа эпементов 2, б и на затворах МДП транзисторов 23, 24, 25, которые откроютс  и приведут к отпира- нию бипол рного транзистора 14 и установ- лению уровн  логического 0 на выходе 9 по дополнительно сформированной св зи между выходом 9 и коллектором транзисто- ра 14. При этом емкость нагрузки, подклю- ченна  к выходу 9, будет разр жатьс  через открытый бипол рный транзистор 14, а сигнал логического О будет удерживатьс  на выходе 9 за счет выходного напр жени  открытого транзистора 14 до тех пор, пока на входе 8 будет находитс  сигнал логической 1 и пока не произойдет переключение выходной бистабильной  чейки на элементах 3 и 5. После переключени  выходной  чейки и подачи на вход 8 сигнала логического О МДП транзистор 23 закрываетс , закрыва- етс  соответственно бипол рный транзистор 14, который после этого не оказывает никакого вли ни  на состо ние выхода 9. Элемент зар да на транзисторах 20, 21, 22, 13 не оказывает никакого вли ни  на про- цесс формировани  уровн  логического О на выходе 9 из-за присутстви  логического О на затворе транзистора 22, перевод щего элемент зар да в выключенное состо ние При подаче на вход 8 сигнала логической 1. когда на входе 7 находитс  сигнал высокого уровн .на первом и втором входах элемента 2 установ тс  уровни логической 1, а на его выходе - уровень логическое 0 На выходе элемента 6 будет

поддерживатьс  уровень логической 1 за счет сигнала логического О с выхода элемента 4. Установившиес  уровни сигнала приведут к переключению элементов 3, 5 и к переходу уровн  сигнала на выходе 9 в состо ние высокого уровн . В триггере при подаче на вход 8 сигнала логической 1, когда на входе 7 находитс  сигнал высокого уровн , открываютс  МДП транзисторы 20, 21,22, бипол рный транзистор 13 и по предложен ной св зи между выходом 9 и эмиттером транзистора 13 происходит зар д емкости эмиттерным током транзистора 13, вВ раз большим, чем у известного решени , где В - коэффициент усилени  транзистора 13. После установки сигнала высокого уровн  на выходе 9 и подаче на вход 8 низкого уровн  сигнала МДП транзистор закрываетс , что приводит к запиранию транзистора 13, и элемент зар да на транзисторах 20,21, 22, 13 на уровень сигнала логической 1 не оказывает вли ни . При этом элемент зар да на транзисторах 23, 24, 25, 14 также не оказывает вли ни  на процесс формировани  логической 1 на выходе 9, так как находитс  в выключенном состо нии из-за присутстви  логического О на затворе транзистора 25. Формирование сигналов логического О и 1 на выходе 10 происходит аналогично выходу 9.

Таким образом, предложенное техническое решение позвол ет увеличить быстродействие устройства хранени  информации как при работе на большую емкость нагрузки , так и при работе и на малую емкость нагрузки.

Claims (1)

1. Формула изобретени  1. Триггер, содержащий шесть элементов И-НЕ, выход первого элемента И-НЕ соединен с первым входом второго элемента Й-НЕ, выход которого соединен с первым входом третьего элемента И-НЕ, с первым входом четвертрго элемента И-НЕ, первым входом первого элемента И-НЕ, второй вход которого соединен с вторым входом четвертого элемента И-НЕ и выходом п того элемента И-НЕ, первый вход которого  вл етс  информационным входом триггера, а второй вход соединен с выходом четвертого элемента И-НЕ и первым входом шестого элемента И-НЕ, второй вход которого  вл етс  пр мым выходом триггера и соединен с выходом третьего элемента И-НЕ, второй вход которого соединен с выходом шестого элемента И-НЕ и  вл етс  инверсным выходом триггера, тактовым входом которого  в- л етс  второй вход второго элемента И-НЕ который соединен с третьим входом четвертого элемента И-НЕ отличающийс  тем, что, с целью повышени  быстродейсг

   ви  триггера, он содержит четыре элемента зар да, первый выход первого элемента зар да подключен к шине питани  и соединен с первым выходом второго элемента зар да, второй выход которого соединен с выходом третьего элемента И-НЕ и первым выходом третьего элемента зар да, второй выход которого подключен к шине нулевого потенци- ала и соединен с вторым выходом четвертого элемента зар да, первый выход которого соединен с выходом шестого элемента И-НЕ и вторым выходом первого элемента зар да, первый информационный вход которого соединен с выходом второго элемента И-НЕ и третьим информационным входом третьего элемента зар да, первый информационный вход которого соединен с выходом п того элемента И-НЕ, а второй информационный вход соединен с вторым входом второго элемента И-НЕ, вторым информационным входом второго элемента зар да, первым информационным входом четвертого элемента зар да, вторым информационным входом первого элемента зар да , третий информационный вход которого соединен с первым входом п того элемента

   И-НЕ, первым информационным входом второго элемента зар да, третий информационный вход которого соединен с выхо- дом четвертого элемента И-НЕ, второй информационный вход четвертого элемента зар да соединен с выходом первого элемента И-НЕ

   2 Триггер поп.1, отличающийс  тем, что каждый элемент зар да содержит бипол рный транзистор. МДП-транзисто- ры, резистор, первый вывод которого подключен к шине нулевого потенциала

   триггера, а второй вывод соединен с базой бипол рного транзистора и истоком первого МДП-транзистора, истоки МДП-транзи- сторов, кроме перврго, соединены со стоками предыдущих МДП-транзисторов,

   сток последнего МДП-транзистора  вл етс  первым выходом элемента1 зар да и соединен с коллектором бипол рного транзистора , эмиттер которого  вл етс  вторым выходом элемента зар да, затворы МДПтранзисторов  вл ютс  соответствующими информационными входами элемента зар да .

   о0У

   Фиг. 2

   Фиг.З