Изобретение относитс к вычислительной технике и может быть исполь зовано в устройствах цифровой обработки информации дл реализации фун ций суммы и переноса трех двузначных слагаемых. Известен сумматор, содержащий тр элемента И-ИЛИ-НЕ и три инвертора J Недостатком данного устройства вл етс его сложность. Наиболее близким к изобретению по технической сущности вл етс сумматор на МДП-транзисторах, содер жащий элементы И-НЕ, И-ИЛИ-НЕ, ИСКЛ ЧАЮЩЕЕ ИЛИ, инвертор, четыре повторител , и два элемента ИЛИ-НЕ, вход первого элемента ИЛИ-НЕ и элемента И-НЕ подключены соответствено к пер вой и второй входным шинам устройст ва, выход первого элементд ИЛИ-НЕ подключен к первому входу второго элемента ИЛИ-НЕ и к первому входу элемента И-ИЛИ-НЕ, выход которого через первый повторитель с инверсным входом подключен к выходу Пере нос устройства, а второй, третий и четвертый входы - соответственно к первой, второй и третьей входным шинам, выход элемента И-НЕ через второй повторитель с инверсным входом подключен к второму входу второго элемента ИЛИ-НЕ, выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен через инвертор и третий повторитель с инверсным входом к третьей входной шине, а выход через четвертый повторитель с ин . версным входом - к выходу Сумма устройства С 2, Недостатками известного устройст ва вл ютс его сложность, а также больша потребл ема мощность. Целью изобретени вл етс упрощение устройства и уменьшение мощности потреблени . Эта цель достигаетс тем, что в сумматор на МДП-транзисторах, содер жащий элемент И-НЕ, первый, второй и третий входы которого подключены к соответствующим входным шинам уст ройства, инвертор и элемент И-ИЛИ-Н введен преобразователь на трех последовательно включенных МДП-транзисторах , выводы питани элемента подключены к первой фазовой шине, параллельно каждому ключевому МДП-транзистору элемента И-НЕ подключен дополнительный МДП-транзис63 тор в резистивном включении, выход элемента И-НЕ подключен к затвору первого МДП-транзистора преобразовател , включенного между второй фазовой шиной и общей шиной, затвор второго МДП-транзистора преобразовател подключен к стоку этого же транзистора , а затвор третьего МДП-транэистора преобразовател - к первой фазовой шине, исток первого и сток второго МДП транзисторов преобразовател подключены к входу инвертора включенного между первой фазовой шиной и общей шиной, выход которого вл етс выходом Перенос устройства , исток второго МДП-транзистора преобразовател подключен к первому входу элемента И-ИЛИ-НЕ, выводы питани которого подключены к второй фазовой шине, затворы последовательно включенных ключевых МДП-транзисторов элемента И-ИЛИ-НЕ, образующих второй и третий входы этого элемента, подключены соответственно к выходу Перенос устройства и к выходу элемента И-НЕ, выход элемента И-ИЛИ-НЕ вл етс вьпсодом Сумма устройства. На фиг. 1 представлена электрическа принципиальна схема устройства , выполненного на КЦП-транзисторах; на фиг, 2 - вариант выполнени детектора уровн , содержащий преобразователь , инвертор и элемент И-ИЖ-НЕ. Устройство содержит первый, второй и третий входы элемента И-НЕ 1, подключенные соответственно к первой 2 к второй 3 и к третьей 4 входным шинам. Выводы питани элемента И-НЕ 1 подключены к первой фазовой шине 5 Параллельно каждому ключевому ЩПтранзистору 6-8 элемента И-НЕ 1 подключен дополнительный МДП-транзистрр в резистивном включении соответственно 9-11. Обща точка соединени истока нагрузочного МДП-транзистора 12 5иемента И-НЕ и стоков ключевых МДП-транзисторов 6 и 9 этого элемента образует узел 13 с паразитной емкостью С ,|з. Обща точка соедине-ни истоков МДП-транзисторов 6 и 9 и стоков МДП-транзисторов 7 и 10 образует узел 14 с параз 1тной емкостью С 4 обща точка соединени истоков МДП-транзисторов 7 и 10 и стоков МДП-транзисторов 8 и 11 образует узел 15 с паразитной емкостью C-f5 . 3 Выход элемента И-НЕ 1 (узел 13). подключен к затвору первого из трех последовательно включенных МДП-транзисторов 16-18, образующих преобразователь 19, включенный между второй фазовой шиной 20 и общей шиной 21, Обща точка соединени истока МДПтранзистора 16, стока и затвора ЩЩтранзистора 17 образует узел 22 с . (паразитной емкостью , который подключен к входу инвертора 23, вклю ченного между первой фазовой шиной общей шиной 21 . Выход инвертора 23 вл етс выходом Перенос 24 устройства с паразитной емкостью С24Обща точка соединени истока МДПтранзистора 17 и истока МДП-транзис тора 18 образует узел 25 с паразитной емкостью который подключен к первому вкоду элемента И-ИЛИ-НЕ 2 Первым входом элемента И-ИЛИ-НЕ 26 вл етс затвор первого ключевого МДП-транзистора 27. Обща точка сое f. динени стока этого транзистора и истока нагрузочного ВДП-транзистора 28 элемента И-ИЛИ-НЕ 26 образует узел 29 с паразитной емкостью С.-, который подключен к выходу Сумма 30 устройства. Затворы последовательно включенных второго и третьег ключевых МДП-транзисторов 31 и .32 элемента И-ИЛИ-НЕ 26 образуют второ и третий входы этого элементами под ключены соответственно к выходу Пе ренос 24 устройства и к выходу эле мента И-НЕ 1. Выводы питани элемента И-ИЛИ-НЕ 26 подключены к втор фазовой шине 20, Устройство работает следующим об разом. При поступлении сигнала первой фазы на шину 5 осуществл етс разр емкости С2 и зар д емкостей , 1 С 24 ДО напр жени A-Up, где А - амплитуда фазового напр жени ; Up - пороговое напр жение МДПтранзисторов с учетом вли ни подложки . По окончании сигнала первой фазы емкости С разр жаютс до определенного значени напр жени . При отсутствии единичных сигналов на входных шинах 2-4 емкости С -С разр жаютс через транзисторы 9-11. При этом значени остаточного напр жени на емкост х отличаютс на величину 1) и соответствуют логической тройке, двойке и единице. 634 В зависимости от N (число едииц на входах) осуществл етс соеинение соответствующего числа узов , что определ ет уровень напр жеи в узле 13. Если N 0,1, 2, 3, о соответственно U U, (J,U, и, где и,и,и,и° соответственно апр жени уровн логической тройи , двойки, единищ 1 и нул . Дл дешифрации логических уровей достаточно, чтобы они отличаись на значение порогового напр ени Un(уровень напр жени логиеской единицы) , При поступлении сигнала второй фазы на шину 20 осуществл етс зар д емкости С23 до напр жени А -U, а также вычитание напр жени логической единицы и двойки из напр жени и с помощью транзисторов 16 и 17, При этом емкость С22 зар жаетс до напр жени отношению к вектору N 0,1, емкости €22 реализуетс вектор 2, 1, О, 0., Емкость С25 зар жаетс до напр жени U2 , что соответствует вектору (1 , О, О, О . В соответствии со значени ми напр жени U22 осуществл етс разр д емкости С и формирование сигнала переноса (вектор 0, О, 3, 3). По окончании сигнала второй фазы осуществл етс разр д емкости С2з и формирование сигнала . Услови разр да: (М-01, тогда (U); Ц5 иМм-2) , тогда При этом на выходе 30 формируетс уровень напр жени логического нул . Таким образом, в зависимости от числа единиц на входах N О, 1, 2, 3 на выходах 24 и 30 реализуетс cooTj ветственно вектор переноса 40,0,1,3 и суммы iO,1,0,1. Предлагаемый сумматор выполнен на меньшем числе элементов по сравнению с известным, Вследствие отсутстви цепей протекани сквозного тока уменьшаетс мощность потреблени . Таким образом, технико-экономический эффект заключаетс в упроще;нии предлагаемого устройства и {уменьшении мощности потреблени .