SU744722A1 - Устройство дл выборки адресов из блоков пам ти - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ВЫБОРКИ АДРЕСОВ ИЗ БЛОКОВ ПАМЯТИ

I

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам .

Известно устройство дл  выборки адресов из блоков пам ти, состо щее из адресных формирователей пр мого и дополнительного кода адреса по одному на каждую входную адресную шину, динамических вентилей ИЛИ-НЕ, входы которых соединены со всеми комбинаци ми выхбдных шин адресных формировате.(1ей дл  выбора одного из выходов устройства и выходн  х. формирователей по одному на каждый выход . Адресные формирователи состо т из двадцати трех МОП-транзисторов и четырех конденсаторов, образующих первые и вторые динамические инверторные каскады и выходные каскады 1.

Недостатком такого устройства  вл етс  большое число МОП-транзисторов и кондерсаторов в составе устройства.

Наиболее близким к предлагаемому техническим решением  вл етс  устройство дл . выборки адресов из блоков пам ти, включающее в себ  адресные формирователи, в которых истоки первого и второго адресных МОП-транзисторов подключены к шине иулевого потенциа,па, затвор второго адресного МОП-транзистЬра соединен со стоком первого и истоком третьего адресных МОПтранзисторов , затворы третьего и четвертого адресных МОП-транзисторов соединены с первой TiaKTOBoA шиной, исток четвертого адресного МОП-транзистора соединен со стокбм второго адресного МОП-транзистора , стоки третьего и четвертого адресных МОП-транзисторов соединены соответственно с истоками п того и uiecToro адресных МОП-транзисторов, затворы которых соеди10 нены со второй тактовой шиной, стоки п того н шестого адресных МОП-транзисторов подключены к шине стокового питани . Исто ки п того и шестого адресных МОП-транзисторов через первый и второй конденса15 торы соединены с шиной первого тактового сигнала, а также с затворами соответственно седьмого и восьмого адресных МОП-транзисторов , истоки которых соединены с шиной нулевого потенциала. Стоки седьмого 2Q и восьмого адресных МОП-транзисторов соединены соответственно с истоками дев того и дес того адресных МОП-транлнсторов, затворы которых подключены соответственно к истокам шестого и п того адресных МОП траШнскУров a их стоки соединены с истоком одиннадцатого адресного МОП-транзистора , затвор которого подключен к первой тактоиой тине, а сток - к шине питани . Истоки дев того и дес того адресных МОП-транзисторов соединены соответственно со стоками двенадцатого итрй надцатого адресных МОП-транзисторов, их за-творы подключены к шине второго тактового сигнала, и истоки - к шиие нулевогопотенциала . Истоки дев того и дес того адресных МОП-транзисторов также подключены к затворам логических МОП-транзисторов лищмимеских вентилей ИЛИ-НЕ по схеме параллельного декодера, истоки логических МОП-транзисторов подключены к шине нулевого потенциала, а стоки - к истокам зар дных МОП-транзисторов н к выходным шинам. Затворы зар дных MOTfl-транзисторов подключены ко второй тактовой шине, а стоки - к шине питани  2.

Цель изобретени 

упрощение устройства .

Поставленна  цель достигаетс  тем, что устройстве дл  выборки адресов из блоков пам ти, содержашем адресные формиователи , каждый из которых состоит из шести адресных МОП-транзисторов, причем истоки первого и второго адресных МОПранзисторов подключены к шине нулевого потенциала, затвор второго адресного МОПранзистора соединен со стоком первого и стоком третьего адресных МОП-транзисоров , затворы третьего и четвертого адресных МОП-транзисторов соединены с первой тактовой шиной, исток четвертого адресного МОП-транзистора соединен со стоком второго ад:ресного МОП-транзистора, ,стоки третьего и четвертого адресных МОП-транзисторов соединены соответственно с истокамиП того и Шестого адресных МОП-транзисторов , затворы которых соединены со втброй тактовой шиной, стоки п того и шестого адресных МОП-транзисторов подключены к Ц1ине питани , элементы ИЛИ-НЕ, подключенные к выходным шинам выходных формирователей , состо щих из зар дных МОПтранаисторов и логических МОП-транзистрров , причем истоки зар дных МОП-тр анэ;Исторов соединены с выходными шинами элементов ИЛИ-НЕ и стоками логических МОПтранзйсторов , стоки зар дных МОП-транзис торов соединены с шиной питани , истоки п гого и ujecTorp адресных МОП-транзисторов соединены с затворами логических МОП траИЛисторов, истоки логических МОП-тр анзисторов и затворы зар дных МОП-транзисторов подключены к первой тактовой щине

На фиг. I представлена сокращенна  схема устройства; на фиг. 2 -- временна  диаграмма напр жени  на тактовых шинах ну лах устройства.

744722

Устройство содержит адресные формирователи 11, 12, выходной формирователь 2, входна  шина 3 которого соединена с элементом ИЛИ-НЕ 4, каждый адресный формирователь I содержит шесть адресных

МОП-транзисторов 5, 6, 7, 8, 9 и 10, истоки первого 7 и второго 10 адресных МОПтранзисторов подключены к шине 11 нулевого потенциала, затворы третьего б и четвертого 9 адресных МОП-транзисторов соединены с первой тактовой шиной 12, затворы п того 5 и шестого 8 адресных МОП-тран зисторов соединены со второй тактовой шиной 13, выходной формирователь 2 содержит зар дный МОП-транзистор 14 и логические МОП-транзисторы 15 и 16, сток зар дного МОП-транзистора 14 соединен с шиной 17 питани .

Устройство работает следущим образом. Обе выходные адресные шины 18 и 19 каждого адресного формировател  i за пределами цикла пам ти зар жены до уровн 

Uit.- Uo МОП-транзисторами 5 и 8, где УП - напр жете питани  стока, Uo - пороговое напр жение МОП-транзисторов обо- гашенного типа, Первым сигналом временной диаграммы (фиг. 2)  вл етс  сигнал предварительного зар да по первой такто вой шине 12, имеющей форму импульса с амплитудой UH- На входных адресных шинах 20 в начале предварительного зар да и в течение всего времени предварительного зар да должен быть установившийс  адрес. По

0 сигналу 12 по первой тактовой шине уровень сигнала 13 пЬ второй тактовой шине понижаетс  до уровн  земли «О и выходные адресные шины J8 и 19 отключаютс  от шнны питани  Un, а МЬП-транзисторы 6 и 9 ввод тс  в провод и1ее состо ние н начи;

наетс  разр д одной из выходных шин 18 и 19. При логическом нуле на входной шине 20 адресный МОП-транзистор 5 оказываетс  выключенным, и несмотр  на включение адресного МОП-транзистора 7, разц р д выходной адресной шины {8 на землю отсутствует. Прбтекаюший через адресный МОП-транзистор 7 ток зар жает затвор адресного МОП-транзистора 6 и при включении его разр жаетс  выходна  адресна  шина 19. .

Если же на входной адресной шине 20 установлена логическа  единица, то адресный МОП-транзистор 7 проводит и при включении адресного МОП-транзистора 6 вь1х0дна  шина 18 разр жаетс . Соотношение меж

в ду проводимост м адресных МОП-транзисторов б и 7 должно ,b таким, чтобы высокий потенциал на выходной шине 18 не воздействовал на затвор адресного МОПтранзистора 10 и не произошел ложный разJ р д выходной, (адресной) шины 19, котора  должйа оставатьс  зар женной.

После возрастани  напр жени  на пер вой тактовой.шине 12 ло верхнего значени  выходные адресные шины 18 и 19 прииимают состо ние в зависимости от напр жени  на входной адресной шине 20.

В тактовом периоде предварительного зар да выходные шины всех элементов ИЛИ-НЕ 4 зар жаютс  МОП-транзисторами 14 до уровн  Utv- Uo, а происход щее в это врем  установление напр жени  на шинах 18 и 19 не оказывает вли ни  на зар д выходных шин (на чертеже не обозначены ) вентилей ИЛИ-НЕ, поскольку истоки логических МОП-транзисторов 15 и 16, соединенные с первой тактовой шиной 12 повышают свой потенциал по уровню до Un и логические МОП-транзисторы не преп тствуют зар ду выходных шин вентилей ИЛИ-НЕ. Одна из двух выходных шин каждого адресного формировател  понижает свой потенциал до земли, а друга , котора  была зар жена до потенциала Un-.Uo не только сохран ет свой предварительный зар д , но и еще более повышает его. Он состоит из исходного UH-UO плюс еще Un. за вычетом потерь в соединительных шинах. Это обусловлено тем, что к выходной шине подключены затворы логических МОП-транзисторов 15 и 16, которые провод т и в которых существует значительна  емкость между затворами и истоками и стоками, а истоки н стоки смещаютс  в сторону высокого потенциала. Поэтому логические МОП-транзисторы 15 и 16, затворы которых соединены с незар жающимис  при данном внешнем адресе выходными шинами Провод т даже после возрастани  напр жени  на первой тактовой шине 12 до верхнего значени  Un.Напр жение ,на выходной шнне вентил  ИЛИ-НЕ, в котором включен хот  бы один огический МОП-транзистор (т. е. во всех кроме одного) достигает верхнего уровн  напр жени  н,а первой тактовой шине 12, авного Uti.

Когда напр жение на первой тактовой шине 12 падает до земли, включенные логические МОП-транзисторы 15 и 16 привод т в обратном направлении и полный разр д выходной шины почти точно совпадает по времени с достижением напр жени  на первой тактовой шине 12 уровн  емли.

В данном устройстве дл  выборки адресов из блоков пам ти дл  получени  пр мого и дополнительного внутренних адресных сигналов дл  параллельного декодера из входных Адресных сир-налов невысокой амплитуды используетс  минимальное число инверторов -- один дл  получени  дополнительного и еще один дл  Получени  пр мого кода адреса.

В устройстве не требу тс  дополнительных емкостей дл  компенсации затворных емкостей МОП-транзисторов, которые работают при высоких нaпp жeF и x отпирани  обеспечивающих высокое быстродействие.

Требуемый дл  устройства формирователь сигнаЛа управЛенй зар дбмвыхддда адресных шин работает на небольшое число нагрузок, которыми  вл ютс  затворы п тых и шестых адресных МОП-транзисторов в адресных формировател х, и легко может

быть изготовлен в составе интегральной схемы.

Claims (2)

1.Патент СШ.Л ff« 3942160, кл. G 11 С 7/00, 1976.

2.Патент США № ,5906463, кл. G И С7/0(), 1975 (прототип). 722

см

3 S

/

12

fJ

/8

/9

r

Фаг 2