SU1644222A1 - Дешифратор - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике, в частности к интегральным схемам пам ти на МДПтранэисторах . Цель изобретени  - повышение быстродействи  дешифратора. Поставленна  цель достигаетс  тем, что дешифратор содержит стабилизирующий транзистор 19 и демпфирующий конденсатор 20 с соответствующими св з ми. Перечисленные элементы сглаживают пульсации, возникающие вследствие поступлени  на вход 15 периодических импульсов. Это позвол ет зар жать конденсатор 13 обратной св зи до более высокого напр жени . В результате за счет бутстреп- ного эффекта ускор етс  формирование сигнала на выходе 11 дешифратора. 2 ил.

Description

ON 4

4 Ю Ю Ю

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в интегральных схемах пам ти на МДП-транзисторах.

Цель изобретений-повышение быстро-, действи  дешифратора.

На фиг. 1 представлена принципиальна  электрическа  схема дешифратора; на фиг. 2 - временные диаграммы его работы.

Дешифратор содержит адресные транзисторы 1, шину 2 нулевого потенциала, адресные входы 3, ключевой транзистор 4, первый нагрузочный транзистор 5, шину 6 питани , отсекающий транзистор 7, транзистор 8 обратной св зи, транзистор 9 пред- зар да, разр жающий транзистор 10, выход 11, зар жающий транзистор 12, конденсатор 13 обратной св зи, фильтрующий конденсатор 14, вход 15 смещени , первый 16 и второй 17 выпр мл ющие транзисторы, второй нагрузочный транзистор 18, стабилизирующий транзистор 19, демпфирующий конденсатор 20, пр мой 21 и инверсный 22 входы разрешени  работы.

Дешифратор работает следующим образом .

В режиме запрета обращени  все сигналы на адресных входах 3 дешифратора и сигнал на входе 21 разрешени  работы дешифратора имеют низкий логический уровень , а на входе 22 - высокий. Поэтому все адресные транзисторы 1 закрыты, и в узлах 23 и 24 с помощью нагрузочных транзисторов 18 и 5 установлен высокий логический уровень, равный напр жению питани . Последовательностью периодических импульсов , поступающих через конденсатор 14 и транзистор 17с входа 15, установлен потенциал в узле 25, равный сумме напр жени  питани  и порогового напр жени  МДП- транзистора. Диапазоны изменени  потенциалов в узлах 25 и 26 ограничены транзисторами 16. 17 и 19. Конденсатор 20 служит дл  сглаживани  пульсаций в узле 25. В узлах 27 и 28 при этом через открытые транзисторы 9 и 8 устанавливаютс  потенциалы , равные напр жению питани . Транзистор 10 открыт и на выходе 11 дешифратора установлен потенциал до низкого логического уровн  О.

Таким образом, конденсатор 13 в режиме запрета обращени  зар жен до уровн  питани . В режиме обращени  на пр мой вход 21 разрешени  работы поступает сигнал высокого логического уровн , а инверсный вход 22 - 0й.

При переключении дешифратора из режима запрета в невыбранное состо ние хот  бы один из адресных сигналов на входах 3 переключаетс  в высокое логическое состо ние , что приводит к понижению до логического нул  потенциала в узле 23. Транзистор 4 при этом закрываетс , транзистор

10 остаетс  открытым, потенциал на выходе 11 дешифратора не имзен етс , остаетс  низким, а транзистор 7 понижает потенциал в узле 28 и закрывает зар жающий транзистор 12.

При переключении дешифратора из режима запрета в выбранное состо ние все адресные сигналы остаютс  в низком логическом состо нии, потенциал в узле 23 остаетс  высоким. Переключение сигнала на

входе 22 в низкое логическое состо ние понижает потенциал в узле 24, транзисторы 7 и 10 закрываютс . Одновременно происходит переключение сигнала на входе 21 в высокое логическое состо ние, что приводит к повышению потенциала на выходе 11 дешифратора через открытый транзистор 12. Дл  ускорени  повышени  потенциала на выходе 11 дешифратора служат транзистор 8 и конденсатор 13 обратной св зи за

счет бутстрепного эффекта: повышение потенциала на выходе 11 через конденсатор ,13 и транзистор 8 перезар жаетс  на затвор транзистора 12.

При переключении дешифратора из невыбранного состо ни  в выбранное все сигналы нз входах 3 дешифратора переключаютс  в низкое логическое состо ние. Нагрузочный транзистор 18 повышает потенциал в узле 23, открывает ключевой

транзистор 4, который закрывает отсекающий 7 и разр жающий 10 транзисторы. Конденсатор 13 и транзистор 8 обратной св зи за счет бутстрепного эффекта ускор ют повышение потенциала в узле 28, зар жающий транзистор 12 открываетс  и устанавливает на выходе 11 дешифратора высокий логический уровень.

Claims (1)

1. Формула изобретени  Дешифратор, содержащий адресные транзисторы, ключевой транзистор, два нагрузочных транзистора, отсекающий транзистор , транзистор обратной св зи, транзистор предзар да, разр жающий транзистор, зар жающий транзистор, конденсатор обратной св зи, фильтрующий конденсатор, два выпр мл ющих транзистора , истоки которых соединены с первым выводом фильтрующего конденсатора, второй вывод которого  вл етс  входом смещени  дешифратора, адресными входами которого  вл ютс  затворы адресных транзисторов , истоки которых соединены с истоком разр жающего транзистора и подключены к шине нулевого потенциала дешифратора, стоки адресных транзисторов соединены с истоками отсекающего и второго нагрузочного транзисторов и затвором ключевого транзистора, сток которого соединен с истоком и затвором первого нагрузочного транзистора и затворами отсекающего и разр жающего транзисторов, сток первого нагрузочного транзистора соединен со стоками транзистора предзар - да, стабилизирующего транзистора, первого выпр мл ющего транзистора и подключен к шине питани  дешифратора, выходом которого  вл етс  сток разр жающего транзистора, который соединен с пер- вым выводом конденсатора обратной св зи и стоком зар жающего транзистора, затвор которого соединен со стоком отсекающего транзистора и затвором и истоком транзистора обратной св зи, сток которого соеди- нен с вторым выводом конденсатора

   обратной св зи и истоком транзистора предзар да, затвор второго выпр мл ющего транзистора соединен с его истоком, о т- личающийс  тем, что, с целью повышени  быстродействи  дешифратора, он содержит стабилизирующий транзистор и демпфирующий конденсатор, первый вывод которого соединен с затвором и истоком стабилизирующего транзистора, затвором транзистора предзар да, стоком второго выпр мл ющего транзистора, а второй вывод соединен со стоком стабилизирующего транзистора затвором первого выпр мл ющего транзистора и стоком второго нагрузочного транзистора, затвор которого соединен с его истоком, истоки зар жающего и ключевого транзисторов  вл ютс  пр мым и инверсным входами разрешени  работы дешифратора соответственно.

   tgfy forn n F

   Р&кип запрета} №Ьы5ранно& Выбранное

   состо ние состо ние

   Рехин обращени 

   Режим

   запрета

   « Выбранное состо ние

   Рехин оврлщеми