SU1051690A1 - @ -Триггер - Google Patents

@ -Триггер Download PDF

Info

Publication number
SU1051690A1
SU1051690A1 SU823454899A SU3454899A SU1051690A1 SU 1051690 A1 SU1051690 A1 SU 1051690A1 SU 823454899 A SU823454899 A SU 823454899A SU 3454899 A SU3454899 A SU 3454899A SU 1051690 A1 SU1051690 A1 SU 1051690A1
Authority
SU
USSR - Soviet Union
Prior art keywords
transistors
load
buses
bus
shoulder
Prior art date
Application number
SU823454899A
Other languages
English (en)
Inventor
Сергей Григорьевич Ильченко
Александр Афанасьевич Скрыпов
Original Assignee
Организация П/Я Х-5263
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Организация П/Я Х-5263 filed Critical Организация П/Я Х-5263
Priority to SU823454899A priority Critical patent/SU1051690A1/ru
Application granted granted Critical
Publication of SU1051690A1 publication Critical patent/SU1051690A1/ru

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

R5-ТРИГГЕР, каждое плечо . которого содержит нагрузочный, логический и управл ющий МДП-транзисторы , последовательно включенные между шинами питани , причем затворы логических транзисторов перекрестно подключены к их стокам, к стокам нагрузочных тразисторов и к выходным шинам, а затворы управл ющцх транзисторов подключены к соответствующим входным шинам, о т л и ч а ю ЕД и и с   тем, что,- с целью снижени  потребл емой мощности ,, затвор нагрузочного транзистора пр мого плеча подключен к входной шине инверсного плеча, а затвор нагрузочного транзистора инверсного плеча - к входной шине пр мого плеча. (Л О1 о: г

Description

Изобретение относится к импульсной технике, и может быть применено, при разработке цифровых интегральных микросхем на МДП-транзисторах.
Известен триггер на МДП-транэисторах, содержащий две шины питания, две шины тактовых импульсов, шину входных сигналов, шину управляющих сигналов и выходную шину [1].
Недостатком устройства является его сложность, обусловленная наличием двух источников питания. Кроме того, быстродействие триггера ограничено частотой следования тактовых импульсов.
Известен RS-триггер, каждое плечо которого содержит нагрузочный, логический и управляющий МДП-транзисторы, последовательно включенные между'шинами питания, причем затворы логических транзисторов перекрестно подключены к их стокам, к стокам нагрузочных транзисторов и к выходным шинам, затворы управляющих транзисторов подключены к соответствующим входным шинам, а затворы нагрузочных транзисторов к истокам этих транзисторов' и к шине питания f2],
К недостаткам устройства относится значительное увеличение потребляемой мощности при увеличении его быстродействия.
Цель изобретения - снижение потребляемой мощности.
Для достижения поставленной цели в R5-триггере, каждое плечо которого содержит нагрузочный, логический и управляющий МДП-транзисторы, последовательно включенные между шинами питания, причем затворы логических транзисторов перекрестно подключены к их стокам, к стокам нагрузочных транзисторов и к выходным шинам, а затворы управляющих транзисторов подключены к соответствующим входным шинам, затвор нагрузочного транзистора прямого плеча подключен к входной шине инверсного плеча, а затвор нагрузочного транзистора инверсного плеча - к входной шине прямого плеча.
На чертеже представлена электрическая принципиальная схема RS-триггера.
RS-триггер содержит шину 1 питания и общую шину 2, где между ними последовательно включены нагру зочный, логический и управляющий МДП-транзисторы 3-5 - в прямом плече, и 6-8 - в инверсном плече. Затвор транзистора 3 подключен к затвору транзистора 8 и к входной шине 9.
-* Затвор транзистора 6 подключен к затвору транзистора 5 и к входной шине 10. Затворы логических транзисторов 4 и 7 перекрестно подключены к их стокам нагрузочных транзисто10 ров 3,6 и к выходным шинам 11 и 12. Устройство работает следующим образом.
Пусть на шинах 9 и 10 входных сигналов действуют· низкие уровни 15 напряжения' (логические нули). Предположим, что триггер находится в состоянии, когда на выходной шине .11 действует высокий уровень напряжения (логическая.единица), а на вы2Q ходной шине 12 низкий уровень. Таким образом, транзисторы 3-6 и 8 эа• крыты, а транзистор 7 открыт. Если теперь на входную шину 10 поступит высокий уровень напряжения, то тран25- зисторы 5 и 6 .откроются, и потенциал выходной шины 12 начнет расти до величины потенциала шины’1 питания. Когда напряжение на шине 12 превысит пороговое напряжение тран3Q зистора 4 он откроется, и заряд с выходной шины 11 начнет стекать через сопротивление открытых транзисторов 4 и 5 на общую шину 2, и на шине 11 установится низкий уровень напря_Ржения. При этом транзистор 7 за33 кроется. Длительность входных сигналов должна соответствовать' длительности переключения триггера в новое состояние.
Устройство работает аналогичным образом, если высокий уровень напряжения поступит на входную шину 9, при этом емкость выходной шины 11 заряжается через открытый транзистор 7, а емкость шины 12 разряжается че45 рез открытые транзисторы 7 и 8.
Следует отметить, что ни во время переключения триггера из одного состояния в другое, ни во время хранения записанной информации нет 50 статического тока, так как нет пути для протекания сквозного тока от шины питания 1 к общей шине 2.
Таким образом, статическая мощность, потребляемая триггером, сни55 жается практически до нуля при сохранении требуемого быстродействия.

Claims (1)

  1. RS-ТРИГГЕР, каждое плечо которого содержит нагрузочный, логический и управляющий МДП-транзисторы, последовательно включен- ные между шинами питания, причем затворы логических транзисторов перекрестно подключены к их стокам, к стокам нагрузочных тразисторов и к выходным шинам, а затворы управляющих транзисторов подключены к соответствующим входным шинам, о т ли ч а ю Щ и й с я тем, что,-с целью снижения потребляемой мощности,- затвор нагрузочного транзистора прямого плеча подключен к входной шине инверсного плеча, а затвор нагрузочного транзистора инверсного плеча - к входной шине прямого плеча..
    I
SU823454899A 1982-06-17 1982-06-17 @ -Триггер SU1051690A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU823454899A SU1051690A1 (ru) 1982-06-17 1982-06-17 @ -Триггер

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU823454899A SU1051690A1 (ru) 1982-06-17 1982-06-17 @ -Триггер

Publications (1)

Publication Number Publication Date
SU1051690A1 true SU1051690A1 (ru) 1983-10-30

Family

ID=21017311

Family Applications (1)

Application Number Title Priority Date Filing Date
SU823454899A SU1051690A1 (ru) 1982-06-17 1982-06-17 @ -Триггер

Country Status (1)

Country Link
SU (1) SU1051690A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Патент FR № 2161659, кл. Н 03 К 23/02,. 1973. 2. Букеев И.Н. и др. Микроэлектронные схемы цифровых устройств, М., Советское радио., 1975, 0.57, рис.2,За., *

Similar Documents

Publication Publication Date Title
JP2655096B2 (ja) 出力バッファ回路
JPH04337923A (ja) 出力バッファ回路
JPH0158896B2 (ru)
US4894559A (en) Buffer circuit operable with reduced power consumption
US5210449A (en) Edge triggered tri-state output buffer
SU1051690A1 (ru) @ -Триггер
US4345170A (en) Clocked IGFET logic circuit
US5488326A (en) Data output circuit for semiconductor integrated circuit device which prevents current flow from the output to supply voltage
US4016430A (en) MIS logical circuit
US6919737B2 (en) Voltage-level converter
US4902919A (en) Inverting latching bootstrap driver with Vdd *2 booting
JPH0128543B2 (ru)
SU1166279A1 (ru) Формирователь импульсов
SU1775853A1 (ru) Устройство преобразования уровней логических сигналов на кмоп-транзисторах
US4496852A (en) Low power clock generator
RU2085030C1 (ru) Устройство преобразования уровней логических сигналов на кмоп-транзисторах
JPS63119323A (ja) 絶縁ゲ−ト型出力バツフア回路
SU1309278A1 (ru) Формирователь импульсов
JPH0128544B2 (ru)
SU1644222A1 (ru) Дешифратор
JPS5842558B2 (ja) アドレス バッファ回路
SU535010A1 (ru) Устройство выхода мдп интегральных схем на индикатор
SU1049967A1 (ru) Формирователь адресных сигналов
SU991504A1 (ru) Адресный формирователь
JPH0332113A (ja) 半導体集積回路装置